【关键问题！！！！重要！！！】VIVADO会在MESSAGE窗口出提示很多错误和警告信息！  但建议大家不要看此信息，原因如下：
1. 这些信息有可能是过时的，可能是之前报错了，因此修正了，这些信息没有更新。
2. 有些信息是错误的，但不影响整个工程的运行，例如某个IP核出错，但实际工程没使用此IP核。
3. 这些信息没有顺序，即哪些错误是先发生的不知道，影响定位。
总之不要看MESSAGE栏的内容。最权威的信息，应该看LOG。如下图  要看LOG这一栏。 这一栏中，有Synthesis和Implementation这两部分内容。建议整个工程运行后，再看LOG中，第一个报错的地方，解决第一个报错的问题。
【问题1】使用VIVADO编译时出现如下错误，我使用的是K7芯片。 
【问题2】VIVAOD添加include文件报错。  答：一般include进来的文件，不是一个完整的module代码。该代码是不能像其他代码那样，通过添加文件的方式加到本工程，这是不正确的。 正确的方式是，在VIVADO的设置界面（在最左边的窗口，PROJECT MANAGER，点击setting），然后按下图设置。  如果还报错，注意要把该文件从工程中remove掉。
【问题3】不添加ILA，可以顺利生成bit流文件。添加ILA后，就在布局布线这里报错，这是什么原因呢？ 答：使用ILA的时候，特别注意ILA的信号个数、信号位宽要与被测信号一致，否则会存在编译不通过的风险  像这种错误提示，如果看不懂，则看关键词和提示的信号。如上图中的FSM_onehot_state_c[0]信号，从代码上检查该信号是否存在以下问题。
1. 该信号是不是没有被驱动（也就是没被赋值）;
2. 该信号是不是被 优化（包括直接或者间接未被使用）;
3. 信号位宽不正确；
4. 该信号与其他信号有哪些不同。
5. 再不行，尝试改改该信号信号，重新综合看
【问题4】以下图片出现？号问题是怎么回事？  答：出现问号，是表示该文件没有添加到文件，请把该代码添加到工程
【问题5】 出现以下警告 Synthesis(101 critical warnings)，请问如何解决？   答：
1.下载器有问题，可以换一个下载器看看。
2.硬件电路有问题，需要检查。
3.电源未开。
4.下载器插反了。
5.FPGA芯片有问题，以上是可能原因。
【问题7】老师，什么情况下不用sdk?
答：只有纯逻辑设计，没有用到软核和ARM的时候，可以不用sdk。
【问题8】下面是A**线的时序图，但我仿真发现，在AWVALID之前，AWREADY就变高了，这是错误的吗？  答：上面时序没有说，在AWVALID之后，AWREADY才为1。上图只是要说明的是：AWVALID和AWREADY同时为1，才表示一个有效的数据。AWREADY是可以任意时候为1的。 这也告诉我们，时序不要想当然地理解。
【问题9】Vivado-Synthesis: Verilog parameter overridden within instantiation fails with "ERROR:[Synth 8-3438]"  答：这句提示是说：在例化的时候，参数TBYTE_SCR在设计文件里找不到。即原设计文件里没有TBYTE_SCR，但例化的时候又使用了。
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发表于 2022-5-7 08:55:35
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