【模拟精英】运放设计总结

gaon2

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运放设计总结

运放是模拟设计的重要基本模块，设计一个运放需要综合权衡很多因素，例如：
Gain，Bandwidth，Slewing
Noise， Mismatch，Linearity
Supply，Swing，Power等等。
Gain：
OTA的增益级的一般都由mos的小信号输出电阻ro充当负载电阻，因此控制Gain的途径主要有两个：
1） 运放的结构：简单的差分输入对管+恒流源负载的OTA提供的Gain大约在一个（ gm * ro ）量级，当需要增高的Gain时可以使用更复杂的结构，例如增益级的横向级联2-stage，3-stage， 4-stage？（囧～） 或者纵向级联cascode，cascode+Gain-boost，Gain_boosted Gainboost???等。总的增益可以达到（ gm * ro ）^ n，例如2-stage运放，1st stage使用cascode结构，则总增益量级为（ gm * ro ）^ 3
Bandwidth：
小信号等效的带宽项一般都是 gm / C 的形式，即由主极点处的gm 和 C 设置小信号带宽，对于单极运放，就是 gm_in / Cl，对于两级运放，就是 gm_in / Cc。其中C的设定一般由其他因素决定，例如noise， mismatch等等，所以基本上 Bandwidth ∝ gm ∝ Id。
如果运放还存在其他次级点，都应该被可靠的推远到 k倍的GBW处，所以高频极点并不决定带宽。
Slewing：
这是运放在大信号激励下出现的一种非线性现象，原因是对电路中节点电容的充放电速度受到了电路能够提供的电流上限的限制，可以表达为SR = min { Inode_k / Cnode_k_eff * H(s, node_k -> out) }。
Slewing一般是我们不希望看到的一种现象：
一方面电路发生slewing时输出阶跃相应将比小信号模型的期望曲线更慢；
另一方面slewing状态将会使电路中部分节点电压值偏离预期工作点，slewing过后需要额外的恢复过程。并且电路结构越复杂（例如：Gain-boost结构），受到影响的节点就会越多，恢复的难度也会越大，甚至需要额外的增加诸如 钳位 或者 强制复位 之类的辅助电路。
增加电流是提高SR的最直观，最有效的方法，显然这也会同比例的增加功耗。而更复杂的技术是使用称之为adaptive biasing的方法仅在slewing阶段为电路注入更多的电流。
再换一个角度看这个问题：对于一个差分对电路，根据长沟道模型，当Vid = √2 * Vov时，差分对管进入饱和，也就是slewing阶段。从而，如果运放在闭环应用时反馈系数β很小，或者输入差分对使用较大的Vov，都有利于缓解slewing的发生……
P.S.：
1）全差分运放设计slewing时应该保证输出SR+和SR-相等，否则将导致Vo_cm的变化。因此需要小心的设置最小SR节点。
2）如果综合考虑Bandwidth和Slewing可以发现：对于高速应用，Id一般为Bandwidth受限；对于低速应用，Id则为SR受限。

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xuxiaomiao123

gaon2给力哇~~这般风驰电掣，果然这包送的值~~

gaon2

Noise：
我相信大牛们可以一眼就直观的看出一个完整运放的噪声，不过LZ目前实在没这个水平，只能先天马行空的说说……
最基本的理论参考
闭环应用时，反馈网络可能会引入额外的噪声（例如电阻式反馈），而电容式反馈一般不再考虑等效串联电阻引入的噪声（因为环路带宽一般远小于等效串联低阻产生的极点频率）。
如果单考虑运放的噪声，首先要清楚所关心的噪声频率范围，对于连续时间的应用，可能只有在某一段频带内的噪声是我们所关心的；对于采样系统，也许我们不得不考虑从0到∞的整个频率范围。
增加电容是降低热噪声的根本方法，如果把一个运放的设计整体“×2”，噪声功率（包括1/f噪声）减小一半，当然功耗×2。不过正如著名的20-80 tradeoff，其中还是有些花样的……

基本的运放结构都有成熟的噪声估计式，电路中只有部分MOS管的噪声是关键的，不过MOS管越多，噪声肯定越大。
对于多级的运放，最初几级的噪声贡献最大。
尽可能减小各种非放大作用的mos管（恒流负载管，偏置管）的gm对减小热噪声总是有益的。
如果追求1/f噪声的最小化，除了换工艺之外，增大器件尺寸是最直接的方法。不过由于1/f噪声频率比较低，可以通过一些特定的电路结构去抑制，例如bandgap中常用的chopping等（可惜没做过，听说而已……）。
此外PSR也会造成从电源到输出的噪声耦合，cascode结构会显著优于单管恒流源（cascode结构的偏置电压需要仔细的确定其参考点）；全差分结构显著优于单端电路。
最后，完整系统的噪声还取决于模拟部分与数字部分相互隔离的效果，通过仔细的设计时序避开主要的噪声时刻；另外，使用PMOS输入管可以较好的隔离衬底噪声（N阱工艺）。
Linearity：Supply：Swing：
这几个指标最终都可以归结到一个参数上：过驱动电压Vov。
我们计算运放的各种参数时使用的小信号模型都是假设运放处在一个特定的直流工作点（通常是差分输出为零的状态）。事实上，当运放开始工作时，正负半边电路必然会出现不平衡；最显著的变化是部分的mos管的工作状态从饱和区趋向于线性区（引起ro的变化），导致小信号Gain呈现信号相关。
不得已我们只能通过减小负载mos管的静态偏置Vov值来获取更大的“线性范围”，这在低电压和/或要求大摆幅的应用场合更显困难。
“充分饱和”的定义： Vds > Vov + 4 * kT/q
对于基本差分对，有这样一个表达式：

这个式子告诉我们，只有当Vid<<Vov时，差分对才是近似线性的。Vid的变化范围和对差分对线性度的要求决定差分对的Vov。
例如：
～1.5% nonlinearity error：Vid < 0.5 * Vov
～0.1% nonlinearity error：Vid < 0.2 * Vov
此外，要记得改善线性度还有一个方法——反馈！无论是电路的局部负反馈还是对运放的完整闭环应用（不过运放基本应该都是闭环应用的吧？）
负反馈对非线性的改善，T表示环路增益
一阶项，改善（ 1+T ）倍
二阶项，改善（ 1+T ）^2 倍
三阶项，改善（ 1+T ）^4 倍
提高T，也就是增加运放的Gain可以有效的改善非线性。
Power：
额…&hellipower应该不是一个可以被独立优化的指标～because there is no free lunch。
对于一个特定的工程师来说，
Circuit performance / Power consumption = C ，C is constant ， C ∝ Experience。
除非能够有突破性的工艺，或者结构创新等等……

gaon2

噪声笔记（一）

1）基本噪声源

电阻： vn^2=4kTR， 或者 in^2=4kT/R

三极管区MOS管的热噪声与电阻的计算方法一样。

饱和区MOS管热噪声： in^2=4kTг×gm。 г约等于1 （EE214); 我的工艺：гp=0.75; гn=0.57 （？？？）

饱和区MOS管闪烁噪声：vn^2=K / ( Cox × WL × f ），或者 in^2=K / ( Cox × WL × f ）× gm^2。 我的工艺：(K/Cox)p=230e-12 (um*V)^2; (K/Cox)n=810e-12 (um*V)^2. PMOS噪声确实小一点～～

转角频率大约在1～10MHZ量级。实际上电阻也有1/f噪声（囧）。

Note：在低噪声应用的场合或许还要考虑栅电阻热噪声，表达式为vn^2 = 4kT * ( w / L ) / ( N ^ 2 ) * R_sheet * (1 / 3 )。 其中 W / L 为总宽长比， (1 / 3 ) 为分布式电阻以集总方式表示时的变换系数；低噪声应用场合我们也许会希望该噪声值为对应沟道热噪声   4kTг×gm 的1/5 ~ 1/10。（拉扎维）

2）电路噪声表示

可以以 等效输入噪声(vni^2) 或者 等效输出噪声(vno^2) 的方式表示。

将电路中每个元件的噪声乘以相对应的传递函数平方到输出端进行功率求和获得 等效输出噪声(vno^2)，

将 等效输出噪声(vno^2) 除以 电路总传递函数平方获得 等效输入噪声(vni^2)。

闭环之后，输出噪声

vnocl^2

= vno^2 / (1+F(s)*A(s))^2

= vni^2 × A(s)^2 / (1+F(s)*A(s))^2

因此

1、对于大带宽的闭环，1/f噪声的影响相对更小。

2、大的反馈系数有利于降低噪声。

任意一点的噪声功率谱在所关心的频率范围积分即可获得总噪声功率。

gaon2

噪声笔记（二）

3）单元电路噪声
辅助定理：低频时MOS管的 沟道噪声电流in^2 可以与 等效栅噪声电压vn^2 相互变换。 （Razavi）
vn^2 = in^2 / gm^2
那么怎样才算高频的情况呢？从公式上，对于ZL、ZS （P184拉扎维中文版）为任意阻抗的情况，该等效都是成立的。那么高频的含义猜测就是“gate到gnd的有限阻抗+Cgd、Cgs寄生电容”了。

结果是令人失望，或者说是期望的。（？？？）
对于Zg = 100k||1pF的情况，人为的放大了Cgd和Cgs之后，两种噪声模型在drain和source的输出情况直至THz依然吻合的的很好。难道是仿真器的模型问题？等待高人……
a) 电流镜
电流镜在逐级传递过程中电流噪声会不断累加，因此从噪声角度应尽量减少电流镜传递级数。
各级MOS管的电流噪声乘以对应的电流增益的平方折算到输出，在末级电流镜gate端加挂MOS电容可以有效降低噪声均方电压（不过会导致slow settling）。
使用大W、L的器件以降低1/f噪声，设定低跨导（大Vov）工作点以降低沟道电流热噪声。
P.S.：大的W、L同样有利于减小阈值电压和迁移率的失配，均反比于sqrt(W*L)。Sigma_vth~6mV*um, Sigma_beta~1%*um （EE214）
b）基本放大电路
CS结构：基本表达式参见Razavi 例题7.11，不再重复。
从该基本组态可以直观的看出，每提高1bit量化精度，即SNR增加6dB，需要4x的CL，以及4x的Power。（前提：增益，带宽保持不变）。
在数值上，以我的工艺为例，当噪声带宽超过～30MHz之后，热噪声的影响开始超过1/f噪声。因此，对于较大带宽的系统，在电路噪声的简单估算中，可以仅考虑热噪声，最后再乘以一个大于1的经验系数，该近似应该也适用于其他简单单元或者复杂电路。
CG结构：实际应用中应该电流源驱动的情况比较多，例如CS-CG，这种情况下CG MOS管的噪声（热，闪烁）对总输出噪声的影响基本可以忽略。
Inout^2=Inin^2=4kTг×(gm_load+gm_bias)
也可以把CG MOS管的噪声等效为CG MOS管的栅电压噪声之后按照source degradation CS stage来理解，这样的话在高频段由于CG MOS段S端对gnd电容的存在，CG MOS管贡献噪声增加，但同时bias MOS管的噪声电流在高频段将被抑制（as well as the gain :-( )。
CS-CG结构：CS MOS管使用并联噪声电流源模型，然后……没有什么话想说的了～～（囧）
CD（source follower）结构：尽量减小gm_load吧～

gaon2

回复第 2 楼 于2014-01-20 10:18:34发表:
gaon2给力哇~~这般风驰电掣，果然这包送的值~~


必须的

ImCQ

向日葵给力，顶一下，好多内容值得学习！

ImCQ

总结的不错再顶一下