微架构

• 多核NPU微架构概述

  随着人工智能技术的飞速发展，对神经网络处理单元（NPU）的性能要求越来越高。多核NPU微架构应运而生，它通过集成多个处理核心，能够显著提升并行计算能力，满足大规模神经网络计算的需求。

  志芯

  2389

  11/07 09:31

  NPU 微架构

  
• CPU微架构学习 -- 指令提交

  现代CPU的流水线一般包括取指、译码、发射、执行、访存、写回、提交这几级pipeline。本文主要介绍最后一级流水：提交（commit）。

  芯片架构笔记

  1981

  05/30 08:40

  CPU 微架构

  
• 深入了解汽车系统级芯片SoC连载之六：CPU微架构

  英特尔逐渐改进微指令，后来加入微指令缓存即uOP cache，也有的地方叫L0级缓存，表面看来，uOP cache被定位为一个2级指令cache单元，是1级指令cache单元的子集。其独特之处在于它所存储的是译码之后的指令（uOPs）。

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  642

  2022/03/14

  CPU 汽车SoC
• 深入了解汽车系统级芯片SoC连载之四：缓存、超标量、乱序执行

  我们看到CPU参数经常会提到1、2、3级缓存容量，有时还有L1$的标识，这是什么呢。

  佐思产研

  835

  2022/03/04

  汽车SoC 缓存
• 一文了解指令集和微架构

  建设一栋大楼的基本元素有：水泥、砖头、钢材等原材料，但不同的构造过程则会呈现不同的建筑形式，其中建造图纸起到了很大的指导作用。同样， CPU从表象上看虽然形式很多，但基本电路都由晶体管构成。

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  522

  2022/02/21

  编译器 指令集
• 扩大英特尔代工合作：IDM2.0的关键一环

  本周，在英特尔架构日上，我的同事Raja Koduri和多位才华横溢的架构师、工程师，介绍了驱动英特尔领先路线图的新产品背后的架构细节，率先推出的是将于今年晚些时候出货的Alder Lake。

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  52

  2021/08/20

  英特尔 显卡

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