3-8译码器设计Verilog代码vivado ego1开发板

名称：3-8译码器设计Verilog代码vivado  ego1开发板

软件：vivado

语言：Verilog

代码功能：

3-8译码器设计

使用2种方法设计3-8译码器，译码器输入输出均为高电平有效。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com。

本代码已在ego1开发板验证，ego1开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

管脚分配

4. 综合后原理图

5. 资源占用

6. Testbench

7. 仿真图

方法2设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

管脚分配

4. 综合后原理图

5. 资源占用

6. Testbench

7. 仿真图

部分代码展示:

//3-8译码器,输入输出均为高有效
module decoder_38(
input [2:0] a,//输入--SW0~2
input en,//使能--SW7
output [7:0] y//输出--LED0~7
);
assign y  = (a==3'b000 && en==1)?8'b00000001:
(a==3'b001 && en==1)?8'b00000010:
(a==3'b010 && en==1)?8'b00000100:
(a==3'b011 && en==1)?8'b00001000:
(a==3'b100 && en==1)?8'b00010000:
(a==3'b101 && en==1)?8'b00100000:
(a==3'b110 && en==1)?8'b01000000:
(a==3'b111 && en==1)?8'b10000000:
8'b00000000;//en=0时，输出00000000
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=464