芯耀
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大家好，这里是大话硬件。
在前面文章中提到，SDRAM最小存储单元是一个晶体管和一个电容，下面具体分析一下这些存储单元到底是如何构成SDRAM。
首先介绍矩阵阵列式结构，每个存储单元被固定在由word line 和bit line组成的矩阵阵列中。
当word line有效时，这一行的晶体管的全部打开；当bit line 有效时， 这一列的晶体管全部和bit line连通。通过坐标（行，列）就能把对应存储单元的电荷转移到bit line上。
矩阵式的架构，读写数据原理和我们熟知的矩阵键盘原理类似。
除了矩阵式排布的结构，还有另外一种双Bit line 的架构。如下图所示。其中N线上电压作为参考，连接放大器一端，P线连接晶体管，来检测电荷变化。
这种架构相比矩阵式的多了bit line，相对更复杂，但是它的抗干扰性能得到了增加。在芯片内部有很多噪声，外部产生的干扰通过对称的两根线就能得到抵消。因此，这种结构具有非常好的抗共模噪声能力，更有可能在实际产品中使用。
采集bit line上信号变化的放大器是差分放大器，在矩阵式的结构中，放大器的参考端往往离bit line 非常远，很容易会受到干扰。所以bit line只能看成是单端信号。但是在双bit line的架构中，参考线和实际的位线（bit line）是并排走线，此时bit line 就可以看成是差分信号。差分线最大的优势就是抗干扰
本来SDRAM内部存储单元电容只有不到30pf，这么小的电容，电压变化非常容易被淹没在噪声中。因此，双bit line的架构对读取数据准确性比单bit line有更好的保障。
下图是bit line上连接放大器拓扑。感知放大器是一个差分放大器。BL和BL# 是上面图中bit line P端和bit line N端。
在读数据时，流程如下：
（1）先将各线上的电压进行设定，BL=BL# =1/2 VCC，SAP =0 SAN=1/2 VCC ，此时差分放大器处于默认状态。
（2）打开word line 开关，存储单元中的电荷就会加到BL或者BL# 上，如果此时存储单元为0，word line打开正好是BL上存储单元，SAN电压会从1/2VCC变为0，此时连接BL的MOS管就会导通，将BL拉向0电平。
（3）SAP会因为SAN为0，SAP会变为VCC，同时将连接BL# 的MOS管打开，使BL# 的电平变成了VCC电平。
如果存储单元是1，则同理可以得到SAN是VCC，而SAP是0。
从上面分析可以看出，存储单元很小的电荷变化，经过放大器放大后，变成了VCC幅值大小的电平变化，更加容易被后面的电路进行检测和识别。
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