16位加法器设计VHDL代码modelsim仿真

名称：16位加法器设计VHDL代码modelsim仿真

软件：modelsim

语言：Verilog

代码功能：

16位加法器设计

1、设计4位加法器。

2、使用4位加法器拼接为16位加法器。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.程序文件

程序文件

2.Testbench

3.仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY adder_4bit IS
   PORT (
      A     : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
      B     : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
      CIN   : IN STD_LOGIC;
      COUT  : OUT STD_LOGIC;
      S     : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
   );
END adder_4bit;
ARCHITECTURE trans OF adder_4bit IS
   
   SIGNAL G : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL P : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL C : STD_LOGIC_VECTOR(4 DOWNTO 0);
BEGIN
   --产生G P信号
   G(0) <= A(0) AND B(0);
   P(0) <= A(0) XOR B(0);
   G(1) <= A(1) AND B(1);
   P(1) <= A(1) XOR B(1);
   G(2) <= A(2) AND B(2);
   P(2) <= A(2) XOR B(2);
   G(3) <= A(3) AND B(3);
   P(3) <= A(3) XOR B(3);
   
   C(0) <= CIN;
   
   C(1) <= (CIN AND P(0)) OR G(0);
   
   C(2) <= (CIN AND P(0) AND P(1)) OR (G(0) AND P(1)) OR G(1);
   
   C(3) <= (CIN AND P(0) AND P(1) AND P(2)) OR (G(0) AND P(1) AND P(2)) OR (G(1) AND P(2)) OR G(2);
   
   C(4) <= (CIN AND P(0) AND P(1) AND P(2) AND P(3)) OR (G(0) AND P(1) AND P(2) AND P(3)) OR (G(1) AND P(2) AND P(3)) OR (G(2) AND P(3)) OR G(3);
   
   COUT <= C(4);
   
   --输出和
   S(0) <= C(0) XOR P(0);
   S(1) <= C(1) XOR P(1);
   S(2) <= C(2) XOR P(2);
   S(3) <= C(3) XOR P(3);
   
END trans;

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1117