芯耀
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近几年设计已普遍采用BGA组装工艺。尽管如此，需有专门的工程资源来研发、实施和整合组装工艺，将BGA器件组装到电子组件中。尽管BGA主导了现有的SMT基础架构，但为了能将BGA成功地配置到现有产品中去，还必须解决技术方面的考量。
一、BGA连接焊盘Pad图形和电路板的考量
连接盘图形是印制电路板的铜表面区域，它提供了元器件的机械连接及其引线或端子的电气连接。连接盘图形对制造来说是重要的，因为连接盘的尺寸大小会影响焊点的一致性和可靠性，同时也会影响清洁性和可测试性。连接盘图形对栅阵列元器件更加重要，因为栅阵列元器件焊点的检验和维修／返工难度更大，因此需要搞清楚BGA连接盘的设计问题。有必要确保形成适当的焊点以避免如桥连、开路这样的缺陷而达到最佳可靠性。以前连接盘图形设计是困难的，因为元器件相关尺寸缺少标准化，同时也没有可接受公差的规定。最近在标准化方面已作了很多努力，标准IPC-7351－表面贴装设计和连接盘图形标准的通用要求中，可找到用于设计不同连接盘图形的三层结构规则。
BGA的连接盘可以是阻焊膜限定（SMD），即阻焊膜覆盖到部分连接盘；也可以是金属限定（MD），即阻焊膜远离连接盘。
以上两种方法各有其优缺点，具体怎样选择通常取决于BGA的节距（可能会影响连接盘尺寸）或者BGA的尺寸大小（可能会影响器件质量）。因为MD阻焊膜可避免焊球塌陷时出现应力裂纹的机会，这些条件有助于金属限定（MD）的热应力可靠性。也因为SMD型阻焊膜帮助连接盘附着在层压板上，这有助于阻焊膜限定（SMD）的机械冲击可靠性。印制板制造商和组装厂必须要解决连接盘尺寸问题、可兼容的表面处理问题、阻焊膜的对准问题以及电气测试问题。但在选择合适的焊料合金和焊膏性质、开发温度曲线以及针对广泛多样的印制板和元器件类型开发一致的工艺方面，组装厂有更多的挑战。
尽管电子工业界持续报道已开发出越来越多引脚数的新器件，但业内运用得最多的元器件其引脚数还是在16至64个输入/输出端（I/O，以下用英文简称）的范围之内。超过50%的元器件的引脚数都在此范围之内，同时只有5%的元器件会超过208个I/Os，外围引线型封装和阵列型封装的引线数量会有交叉。许多外围引线器件，如存储器或者逻辑器件，已经被转换成了面阵列封装形式，比如BGAs、密节距BGA或者其它类似形式的底部端子元器件。（参见IPC-7093）
尽管高I/O数元器件在电子组件上的应用百分比还很小，但它们在推动印制板和组装生产的工业基础方面起了重要的作用。这些高I/O数元器件决定了裸板成像、蚀刻、测试以及表面处理的工艺，它们确定用于制造的材料同时也以类似的方式推动了组装工艺的改善。除了连接盘设计，我们还需注意到BGA的内排引脚需要额外的互连层。增加引脚（通孔）数会因为减少布线通道使得层数增加，层数的增加代表着裸板制造成本的增加。电子工业界已经运用通孔组装技术，这种技术将元器件引线插入孔中而在印制板的底部和镀覆孔中形成焊接。表面贴装技术（SMT）已经发展到绝大多数电子元器件只有其表面贴装（SMT)的形式。
运用表面贴装技术SMT进行大规模产品制造需要自动化设备。对于小规模生产，手工操作设备或是单个贴片机可能是足够的。但大批量SMT制造需要特别的焊膏沉积系统、多种贴片机组合、在线的再流焊系统以及清洁系统。
表面贴装制造的核心是焊接前可将元器件放置在印制板连接盘区域的设备。不同于通孔元件插件机，表面贴装设备通常能贴装许多不同类型的元器件。随着设计密度的增加，演化出SMT新封装类型。这方面的例子有许多，比如密节距技术(FPT)、超密节距技术(UFPT)以及阵列表面贴装(ASM)。后者涵盖了许多种类的球或柱栅阵列、芯片尺寸封装(CSP)、密节距BGAs(FBGA)以及倒装芯片应用(FC)。这些元器件可由相应定位精度的机器贴装。
元器件复杂度的增加是表面贴装技术的主要驱动因素。为了减少元器件的封装尺寸，元器件的引线间距已减少（如从1.27mm到0.65mm）。在将来由于半导体集成度的进一步增加，所需要的I/O端口数会超过196个，这会使得封装周边的引线间距更小，如0.5mm、0.4mm、0.3mm甚至0.25mm。但阵列封装已获得高I/O数器件的青睐。早期封装形式为面阵列元器件的节距比等效的外围引线器件的节距要大得多，然而，如今已看到这种形式的节距配置正在减小。
1992年，球和柱栅阵列已有标准化，其节距为1.5mm、1.27mm和1.0mm。密节距BGA阵列封装指定的标准节距则为1.0mm、0.8mm、0.75mm、0.65mm和0.5mm。目前有一些FBGA的节距已经可减小至0.4mm，具有0.3mm乃至0.25mm节距的未来元器件正在评估中。尽管IPC-7351中已有BGA及其相关连接盘图形的标准配置，为了提升元器件在基板上的互连性能，一些元器件制造商修改了标准配置。裁剪标准的几何图形尺寸时，要核对制造商的技术规范以确定节距、焊球尺寸以及焊球空缺位置（将焊球去除）等精确特性是重要的。
有一个问题是介于1mm和0.5mm的引线节距是多少？有人表示应采用60%规则，即焊球直径是节距的60%。直径为0.5mm的焊球需要0.8mm的节距，对于节距为0.65mm的FBGA所需的焊球直径为0.4mm。
另一方面，有人认为将FBGA焊球直径标准化为0.3mm会更好。焊球尺寸的标准化可以简化连接盘图形的研发，使互连基板上的布线通道更一致，同时有助于标准化该器件I/O的插座接触插针的互连设计。所有这些情况都会受焊球直径和焊球节距所影响。采用标准化的节距和焊球直径加上移除不需要端子的能力可使设计的一致性更好，如下图右侧所示。如下图左侧图示的阵列变化趋势促使要创造许多测试插座。
元器件I/O的互连会受焊球节距和焊球直径的影响。由JEDEC(电子器件工程联合会)属下的JC11委员会制订的焊球直径标准减轻了基板设计的压力。阵列封装允许多种焊球布局，如错列布局或空缺布局，为线条走线提供了所需的空间。采用通用基础的阵列节距，获得的显著优点在于为元器件、插座、基板以及测试系统等电子制造架构的所有要素提供了协调的标准。（可见于下图）对于电子组装的元器件选择，应尽量减少封装类型和引脚节距的差异。高I/O端子数和密节距外围封装的组装问题已经引起了封装类型和组装复杂性之间以及印制板互连和表面特征之间关系的重新思考。
使用这些极其复杂的元器件会涉及到印制板设计以及组装问题。组装关注的是要连接所有引线到安装结构而没有桥连（短路）以及漏焊（开路）。而设计的着眼点放在使各引线能够正确互连以及布线有充足的空间。
二、技术⽐较
在有机载体封装上进行单个芯片安装的原理也可以运用到一起连接几个芯片的情况。这项技术被称为层压多芯片模块（MCM-L）或多芯片封装(MCP)，也可用新名称赋予复杂模块组件为多器件子组件(MDS)。从正研发的所有变化看，采用面阵列形式是一个占主导地位的条件。因此，焊球尺寸和节距会继续成为单个元器件或含有多个芯片的元器件的工艺主导因素。表1表明了一些案例，试图对多芯片模块单元（多于一个芯片）作出定义，如下图则是一个运用面阵列概念进行互连的产品案例。
表1：多芯片模块定义
其它可能的描述属性包括基板技术（例：-C代表陶瓷，-L代表层压板，-D代表沉积，-W代表晶圆，-S代表硅）和互连技术（例：-WB代表金属线键合，-FC代表倒装芯片，-MX代表混装）。
微处理器通常有40%-60%的I/O端口专门用作电源和接地。举例来说，I/O端口总数在1300-1400的封装，其中的信号端口数在600至700之间。专用集成电路（ASICS） 可能会有不同的I/O端口分配方式。
I/O端口的信号出线并与其它高I/O数封装互连，也将需要高密度互连技术（HDI）。随着芯片I/O端口数进一步的增加，单个芯片的尺寸可能会大到超出可接受范围，此时就需要对封装的整体方案做重新评估，包括考虑多芯片模块封装或专用模块封装（ASMP）作为替代方案。高性能BGA的I/O信号端口数大致为普通手持设备所需BGA的2.5倍。互连密度的要求与每个封装的信号端口数成正比，同时与相邻封装间中心至中心的节距成反比。I/O信号端口数从500变化到1300有2.5倍的增加，在封装间距相同的情况下，要求印制板布线密度也有2.5倍的增加，层间通孔或镀覆孔（PTHS）密度也会成比例的增加。因此有可能需要减少镀覆孔/通孔的节距，同时增加印制板上的信号层数。
随着越来越多定制电路芯片的出现以及元器件封装尺寸的增加，印制板设计需要改变。更多的I/O端口数会需要多层或者高密度互连（微导通孔）设计，以支持所需的布线以及提供从阵列器件的内部连接图形到印制板之间的走线。印制板的两面都需要按设计安装所有元器件，这也会增加对印制板功耗处理的需求。
如不增加印制板复杂度及为此带来的成本，使用高I/O数端口的器件如BGA以及密节距FBGA会给信号、电源以及接地I/O焊料球所有需连接至印制板的布线产生挑战。考虑周到的封装引脚分配和封装布局（包括节距、焊球尺寸、焊球数目和焊球缺失）会大大便于电路板布线。
假设引线布局适当、出线设计仔细，即使对于焊球数目较高的BGA而言，双层互连信号设计对于BGA封装的出线是充足的。表3-2表示双层电路中可能出线数与阵列尺寸以及连接盘/导通孔间导线数目的关系。需要指出的是，当I/O数增加时，出线能力会随之下降，因此需要更多的层数。表2从表面上看双层布线并不足以应付16X16(256个球)以上的焊球阵列出线，但实际上大量焊球会被用作电源和接地连接，所以这些焊球并不需要出线。它们可以通过与连接盘相连的狗骨通孔（Dogbone）与合适的等位面直接相连。换言之，信号或者电源/接地焊球的不合理的布局会“浪费”可用的布线通道，在层数给定下大幅度减少可出线的总信号I/O数。
表2 双层电路出线数与阵列尺⼨的关系
将信号引脚布局在阵列封装的外排，同时内部焊球用作电源和接地将有助于出线。然而，大型阵列封装位于边角的焊球更容易导致机械失效，所以将这些焊球用作冗余接地比较好。能出线的信号I/O排数取决于印制板上所需的布线层数和在连接盘和导通孔之间可布的线路数。
下图5给出了导线宽度和间距宽度的示例，其适合于各种节距和直径的相邻连接盘。值得注意的是，随着焊球节距的减少，每条通道中导线数量一定时其线宽和间距也会随之减少。这种情况会增加电路板制造的难度和成本。
采用150μm的线宽和间距成本最为合理，而采用100μm线宽和间距的印制电路板，其成本会显著提高。在塑封BGA上使用有机互连基板安装裸芯片，基板安装连接盘与芯片的键合连接盘要求相匹配。
键合连接盘通常用金属线键合定位，因为这是最普遍的技术。用导热胶是将芯片背部粘接到基板的方法之一。多层基板制造技术可以用来将外围键合连接盘转化为凸点/球状/柱状面阵列，这取决于I/O数和引线节距（见下图6）。
转化为面阵列布局方式的芯片键合连接盘允许用倒装芯片结构安装。在这种情况下，芯片的安装方向与引线键合的情况正好相反，芯片上的凸点会与将芯片图形转换为BGA图形的基板直接接触。这种方式会给有机高密度微型电路板制造商的布线要求带来新的挑战。此外，通常需用底部填充来适应并缓和芯片与有机多层电路板热膨胀系数(CTE)不匹配的问题。(见下图7)
三、组装设备影响
实施BGA技术需要一些新的组装能力。为了将封装从矩阵托盘转移到拾取位置，封装运载机构也需要改变，这取决于贴装系统的类型。与密节距引线元器件相同，也可用基准点帮助视觉系统辨别BGA连接盘图形的精确位置。根据器件本体尺寸，卷带包装的大型BGA器件需要规格为44mm和56mm的送料器。优先采用强制空气对流的再流焊炉进行焊接。BGA的维修和检验相当困难的。配置有焊膏沉积、预热及视觉功能的返修台不是必须的，但却是非常有帮助的。X射线和光学检测能力（内窥镜）有助于工艺开发。
四、模板(钢网)要求
当使用节距更小的BGA元器件时，模板厚度需要减小。模板厚度和连接盘尺寸决定了焊膏体积，这对于陶瓷BGA是很重要的。模板梯形开孔（在底部的开口略比顶部大）有助于更好地使焊膏脱模。通常而言，对于节距为1.25mm和1.00mm的大型BGA元器件，由于开孔足够大，使得模板堵塞、印刷定位和清晰度方面的问题比方形扁平封装（QFP）元器件的要少。
为使模板开孔与密节距BGA的要求相匹配，需要了解模板开孔和焊膏颗粒大小之间关系。随着相连的连接盘图形尺寸以及它们的节距越来越小，标准IPC-7525提供了详细的说明以帮助作出合适的决定。
五、检验要求
同任何表面贴装元器件一样，BGA一旦贴装完毕就不可移动，因为这会使焊膏模糊而造成桥接。尽管有些偏移目检即可发现，但如果元器件的焊端与连接盘的偏移不大于50%，许多元器件在再流焊过程中会自动对准。如果BGA有严重的偏移问题，则应该在再流焊之前将其从电路板上移除，并在之后进行返工。尽管对于大批量生产并不实际，在拆除BGA之前用X射线或者光学检测仪器（内窥镜）进行不良检查或许是需要的。
六、测试
在使用BGA前要开发测试方案。由于焊点不能直接探测到，所以设计测试点是必要的，但配置足够多的测试点对所有焊点进行完全测试可能有困难。需要一些替代测试方案，如在BGA器件内设计边界扫描功能，减少I/O扇出探测点的数量。为了改善测试能力，有的BGA在其封装顶部设置了测试点。这并不是个好方案，因为它对BGA元器件及其焊点施加了压力。
