出租车计价器设计Verilog代码Quartus EP4CE开发板

名称：出租车计价器设计Verilog代码Quartus EP4CE开发板

软件：Quartus

语言：Verilog

代码功能：

出租车计价器设计

1. 起步价8元/3公里（含3公里），超过3公里后，每公里加收2.4元。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在EP4CE开发板验证，EP4CE开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Testbench

7. 仿真图

整体仿真图

图中，起步价为8.0元，3公里后，每公里加2.4元，即10.4、12.8、15.2……

公里脉冲发生器模块

状态控制模块

显示模块

部分代码展示:

`timescale 1ns / 1ps
//出租车计价器设计
//起步价8元/3公里（含3公里），超过3公里后，每公里加收2.4元。
module taxi_charge_top(
input clk_50M,//50M时钟
input rst_n,//复位信号
input charge_end,//停止计费
input charge_begin,//启动信号,开始计费
output running_led,//指示灯
//数码管控制信号
output [7:0] bit_select,//数码管位选
output [7:0] seg_select//数码管段选
    );
wire [7:0] distance_out;//距离
wire [15:0] charging_money_out;//费用
wire kilometre_en;
wire [2:0] state_in;
//状态机模块
state_machine i_state_machine(
. clk_50M(clk_50M),//50M时钟
. rst_n(rst_n),//复位信号
. charge_end(charge_end),//停止计费，高有效
. charge_begin(charge_begin),//启动信号
. state_in(state_in),//当前状态
. kilometre_en(kilometre_en),//1公里产生一次
. distance_out(distance_out),//距离
. charging_money_out(charging_money_out)//费用
);
//稍等脉冲产生模块
pluse_generate i_pluse_generate(
. clk_50M(clk_50M),//50MHz
. rst_n(rst_n),//复位低有效 
. state_in(state_in),//当前状态
. running_led(running_led),//指示灯
. kilometre_en(kilometre_en)//1公里产生一次
);
//数码管显示模块
display i_display(
. clk(clk_50M),
. distance_out(distance_out),//距离
. charging_money_out(charging_money_out),//费用
. bit_select(bit_select),//数码管位选
. seg_select(seg_select)//数码管段选
);
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1045