vivado

• VIVADO中mig的地址的位宽解析

  本文介绍了使用Vivado中的MIG进行DDR内存控制的方法，特别是针对MT47H64M16XX-25内存芯片的配置。详细解释了如何确定地址总宽度，并通过手册了解到app_addr的解析规则。此外，讨论了RANK概念及其对地址的影响，最终得出结论，在实际应用中只需将地址最高位固定为0即可正确访问内存。

  郝旭帅电子设计团队

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  11/14 10:36

  vivado

  
• 拔河游戏控制Verilog VIVADO

  拔河游戏控制Verilog VIVADO项目实现了基于FPGA的拔河游戏控制系统，包含按键消抖、游戏状态控制、LED显示控制和数码管显示功能。采用模块化设计，顶层模块协调各子模块工作，游戏控制模块实现多种游戏状态，显示控制模块负责数字管显示，按键消抖模块消除抖动。系统架构清晰，支持双人对战，具有高精度计时和直观显示功能。

  FPGA代码设计学习资料

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  10/23 16:09

  FPGA verilog

  
• Vivado中编译时，选择jobs数量有何影响

  摘要：本文探讨了Vivado中编译时选择jobs数量的影响。jobs参数控制任务级并行，允许同时处理多个独立设计任务。单任务执行不受jobs影响，而多任务时jobs需设置大于等于任务数才能同时运行。建议日常操作按默认jobs数量进行。

  郝旭帅电子设计团队

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  10/05 08:25

  vivado

  
• AMD技术干货｜NoC的使用及注意事项

  AMD 7nm Versal系列器件引入了可编程片上网络（NoC, Network on Chip），这是一个硬化的、高带宽、低延迟互连结构，旨在实现可编程逻辑（PL）、处理系统（PS）、AI引擎（AIE）、DDR控制器（DDRMC）、CPM（PCIe/CXL）等模块之间的高效数据交换。

  安富利

  1532

  09/22 09:48

  AMD vivado
• vivado进行仿真时，GSR信号的理解和影响

  本文介绍了在使用Vivado进行Xilinx FPGA仿真时遇到的GSR信号问题及其解决方法。GSR信号在仿真启动时被默认添加，通常表现为从1变为0的虚线。虽然它对大多数设计没有直接影响，但在某些情况下，如异步复位的寄存器仿真中，可能会导致输出异常。通过对仿真库文件的深入分析，发现GSR信号控制着寄存器的行为。为了防止此类问题，建议在仿真时复位时间大于100ns，确保信号有效位置在GSR释放后。此外，GSR信号作为FPGA内部的全局复位信号，对于理解设计的初始化和复位行为至关重要。

  郝旭帅电子设计团队

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  08/15 11:25

  vivado Xilinx FPGA

  
• vivado启动modelsim进行仿真时，一直卡在进度条…

  本文介绍了使用Vivado启动ModelSim进行仿真时遇到的问题及其解决方法。当仿真过程中模型一直卡在进度条上时，可以通过后台运行Vivado并在Tcl Console中查看是否有错误输出。若无错误输出，则可能是由于项目过于复杂导致长时间运行；若有错误输出，则应仔细查找并修正错误。此外，文章还提供了快速解决问题的方法，即启动仿真后立即后台运行，并持续监控Tcl Console窗口，以便及时发现并修复错误。

  郝旭帅电子设计团队

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  08/15 10:09

  vivado ModelSim

  
• 基于FPGA的电子琴设计Verilog代码VIVADO 硬木课堂开发板

  名称：基于FPGA的电子琴设计Verilog代码VIVADO 硬木课堂开发板

  FPGA代码设计学习资料

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  04/03 08:37

  verilog vivado

  
• vivado和modelsim的版本匹配说明

  ModelSim是Mentor公司的语言仿真器，支持Windows和Linux系统，是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、单一内核仿真，不仅编译仿真速度业界最快、编译的代码与平台无关，而且便于保护IP核。它还提供了友好的调试环境，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

  郝旭帅电子设计团队

  1.1万

  03/19 09:05

  vivado ModelSim

  
• Vivado里如何把emacs设为默认编辑器

  习惯了用linux下emacs写代码，最近换到了windows下开发fpga，也想用emacs，怎么办呢？原来在Vivado IDE里就可以设置，但也有一些注意事项。

  陈锋

  855

  03/06 13:30

  vivado 编辑器
• 基于 FPGA Vivado 的数字钟设计（附源工程）

  今天给大侠带来基于 FPGA Vivado 的数字钟设计，开发板实现使用的是Digilent basys 3。话不多说，上货。本篇掌握基于diagram的Vivado工程设计流程，学会使用IP集成器，添加 IP 目录并调用其中的IP。本篇实现了一个简单的数字钟，能实现计时的功能。由于数码管只有4位，因此本数字钟只能计分和秒。本系统的逻辑部分主要由74系列的IP构成。

  FPGA技术江湖

  3075

  2024/12/23

  vivado 数字钟

  
• FPGA开源项目，应该怎么找？

  今天给大侠带来在FPGA技术交流群里平时讨论的问题答疑合集（十九），以后还会多推出本系列，话不多说，上货。Q：想找一些fpga的开源项目，应该怎么找，或者说那些开源网站上，我怎么接开源项目，我能做什么？

  FPGA技术江湖

  3346

  2024/09/30

  FPGA vivado

  
• FIFO复位流程

  在FIFO的使用过程中不可避免的在某些应用下必须使用reset信号，将当前FIFO中数据清空，但是我们现在调用的xilinx的FIFO核在复位条件不满足时会偶现FIFO进入复位状态无法恢复，必须重新断上电才能恢复的问题，所以在使用FIFO时我们必须严格的按照datasheet上要求执行，以免出现异常。

  森森Tech

  3242

  2024/09/03

  vivado xilinx

  
• Vivado使用小技巧

  1.安装Vivado 2017.4后，打开软件出现如下图“应用程序无法正常启动（0xc000007b）”错误：

  FPGA技术实战

  2684

  2024/05/20

  vivado

  
• vivado使用tcl和tcl打开vivado工程的方法

  把vivado工程保存成.tcl文件，有两种方法，分别是：① 使用tcl命令：在打开的vivado工程中，在tcl命令输入行，输入如下命令，write_project_tcl { d:/work/system.tcl}，即可把工程保存成.tcl文件。其中d:/work/是.tcl文件保存的路径，可根据实际使用的需要更改，system.tcl是保存的文件名。

  森森Techdaily

  8169

  2024/05/12

  vivado
• FPGA Vivado调用IP核详细操作步骤

  今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看。话不多说，上货。首先咱们来了解一下vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。

  FPGA技术江湖

  1.1万

  2024/05/09

  FPGA vivado

  
• Vivado编译常见错误合集（一）

  本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总，便于日后归纳总结。

  FPGA技术实战

  7634

  2024/04/15

  vivado 编译

  
• Vivado 使用Simulink设计FIR滤波器

  今天给大侠带来Vivado经典案例：使用Simulink设计FIR滤波器，话不多说，上货。FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。

  FPGA技术江湖

  2327

  2024/03/25

  vivado FIR滤波器

  
• Vivado DDS IP核仿真

  直接数字合成器（DDS）或数控振荡器（NCO）是许多数字通信系统中的重要部件。正交合成器用于构造数字下变频器和上变频器、解调器，并实现各种类型的调制方案，包括PSK（相移键控）、FSK（频移键控（frequency shift keying））和MSK（minimum shift keyed）。

  lee

  2746

  2024/02/18

  vivado dds

  
• Xilinx FPGA Partial Reconfiguration 部分重配置 详细教程

  Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的操作过程。这里我们使用的Vivado版本是2017.2，使用的例程是Vivado自带的wavegen工程，并在工程中增加一个计数器模块，如下图所示

  森森Techdaily

  3365

  2024/02/10

  vivado Xilinx FPGA

  
• FPGA零基础学习之Vivado-VGA驱动设计

  本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。本次带来Vivado系列，VGA驱动设计。话不多说，上货。

  FPGA技术江湖

  1215

  2023/10/26

  FPGA vivado

  

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