AMBA AXI协议中的AXI - Lite版本解释（十四）

本篇主要是AMBA AXI协议中的AXI - Lite版本解释（十四）

AXI4-Lite是ARM AMBA协议家族中的一种轻量级、简化版本的总线协议，专为简单、低吞吐量的寄存器访问设计，广泛应用于SoC和FPGA开发中。

核心定义与特点

协议定位：AXI4-Lite是AXI4（或称AXI4-Full）协议的简化版本，旨在满足控制寄存器等简单接口的通信需求。

核心特性：它不支持突发传输，所有事务的突发长度固定为1，每次只能读写一个地址的数据。同时，所有数据访问宽度必须与总线宽度一致，也不支持独占访问。

它与完整版AXI4的主要区别如下：

AXI-Lite基于分离通道和握手机制工作。

五个独立通道：读写操作使用独立的通道，支持并行处理。

写事务通道：写地址（AW）、写数据（W）、写响应（B）。

读事务通道：读地址（AR）、读数据（R）。

VALID/READY握手机制：每个通道的数据传输都依赖这对握手信号。发送方用 VALID 指示数据/地址有效。接收方用 READY 指示已准备好接收。只有当同一时钟上升沿检测到 VALID 和 READY 同时为高时，传输才完成。

接口信号详解

关键时序与依赖：

写事务：写地址（AW）和写数据（W）通道可以同时进行或任意顺序，没有严格的先后依赖。但写响应（B）通道必须在写数据完成之后才能有效。

读事务：读数据（R）通道必须在读地址（AR）通道握手完成之后才能开始传输数据。

注意事项

避免死锁：主机必须主动拉高 AWVALID、WVALID 等信号，不能等待从机的READY信号才拉高，否则可能双方互相等待。

地址冲突：虽然读写通道独立，但应避免同时对同一地址进行读写，否则可能导致读出数据错误。可以采取“先写后读”或增加地址冲突判断逻辑。

地址映射：从设备需要处理所有映射地址空间内的访问。访问未实现的地址时，应通过 BRESP 或 RRESP 返回解码错误（DECERR），否则可能导致系统锁死。

AXI4-Lite是连接处理器与简单外设的理想轻量级总线。其结构简单，通过掌握其通道分离、握手机制和关键时序，就能高效地进行FPGA系统设计。

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