LAT1444 ADC采样中的阻抗匹配计算方法

1、ADC 采样电路原理介绍

STM32 系列 MCU 中，ADC 的框架结构一般如下，其整个采样主要由采样保持电路(Sample and Hold)和 SAR 转换单元完成，如红色框内所示，其中采样保持电路负责电平采样，SAR 单元负责电平量化。

2、阻抗不匹配带来的问题

在一个 ADC 转换单元中，所有的通道共用一个采样保持电容，假设在当前通道进行采样前，前一个通道采样时输入电压接近 VREF(比如 3.3V)，而当前需要采样的通道电压为 0V，该情况下采样开关闭合后，CADC将对外放电。

在 RAIN一定的情况下，若是采样时间 Ts不够。则会出现在采样时间结束后，CADC上电压并没有达到与 VAIN(即 0V)一致，最终结果解释转换结果偏大。在将采样时间 Ts 延长，保证采样时间结束后，CADC电压达到 VAIN(0V)，此时再进入转换量化后将得到准确的采样结果。

3、阻抗不匹配处理方法

按照前述的理论，在实际 ADC 采样的设计中，可以从几方面来实现阻抗匹配：

• 增加采样时间

o 软件配置更长的采样周期

o 降低 ADC 时钟 FADC

• 减少采样回路的输入阻抗

o 减少 RAIN

o 采样信号添加一级运放跟随，然后再进入 ADC 输入端口

4、如何判断阻抗是否匹配

实际设计中，由于电路可能存在多级滤波以及 PCB 线路的寄生特性，往往比较难判断输入阻抗是否匹配，建议的最直接的方式是通过示波器查看 ADC 采样端口的波形，下面给出一个示例，在相同的输入阻抗下，不同的采样时间配置下的采样波形，以说明如何判断设计是否合理。

5、小结

本文对 SAR 型 ADC 的架构和采样电路的工作原理进行了简单的介绍，在实际的 ADC 应用中，如果输入阻抗与采样时间不匹配，就无法得到准确的采样结果，本文针对此问题给出了如何保证阻抗匹配，以及如何通过示波器的观测采样波形判断输入阻抗和采样时间的选择是否合理的方法。