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  • 单次事件竟进两次中断？STM32 咬尾机制导致的 “重复进中断” 详解
    在 STM32（Cortex‑M3/M4/M7）开发中，很多工程师都遇到过一个触发源只产生一次事件，却进了两次中断的诡异问题：发送 8 位数据，结果发成 16 位、中断里计数每次都 +2、清一次标志位不够，必须清两次、动作在中断外正常，进中断就异常。这些坑 90% 都不是代码写错，而是中断标志清太晚 + Cortex‑M 咬尾机制共同导致。ST 官方 LAT1363 笔记把根因讲得非常透彻，本文用最直白、最工程化的方式给你讲清楚、给方案、给正确写法。
    423
    03/17 11:23
    stm32 cortex-m3
  • RT1050 FlexIO 采集 OV7670 摄像头数据并 TFT LCD 显示实操指南
    MIMXRT1050 凭借高性能 Cortex-M7 内核与灵活的 FlexIO 外设，可实现对 OV7670 并口摄像头数据的采集与 TFT LCD 实时显示。本文基于 MIMXRT1050-EVKB 开发板，详解 FlexIO 采集 OV7670 数据、SPI 驱动 ILI9321 TFT LCD 的完整实现方案，包含硬件接线改造、核心软件适配（针对 RT1050 FlexIO 特性的代码修改）、LCD 单独测试方法，提供可直接复用的配置与源码思路，适配 240×320 分辨率的实时图像显示需求。
    940
    02/26 17:51
    Cortex-M7 RT1050
  • RT117x 双核 SDRAM 调试：M7+M4 协同调试配置方案
    NXP i.MX RT117x 系列 MCU 搭载 Cortex-M7（高性能核心）与 Cortex-M4（低功耗核心），支持多核协同工作。默认 SDK 例程中，M7 代码运行于 Flash、M4 代码运行于 SRAM，而开发阶段将双核代码均部署到外部 SDRAM 调试，可避免频繁擦写 Flash、提升调试效率（仅牺牲部分性能）。本文基于官方rpmsg_lite_pingpong双核通信例程，详解 RT117x 在 SDRAM 中调试双核项目的完整配置流程，核心通过 M7 加载并启动 M4 代码，实现双核同步调试。
    662
    02/25 11:29
    MCU RT1170
  • 利用GPIO模块来测量Cortex-M7系统中断延迟
    恩智浦 i.MXRT1xxx 系列目前有很多型号，都是基于 Cortex-M7 内核，主频从 500MHz 到 1GHz 不等。拿该系列第一款型号 i.MXRT1050 来说，在其官方主页可以看到其标称中断延迟时间低至 20ns。
    637
    02/15 07:12
    gpio Cortex-M7
  • Cortex-M7内核的Cache是如何提升访问效率的？且看硬核实测
    针对这种不连续Flash地址空间频繁访问低效情况，ARM Cortex-M7内核给出了解决方案，那就是L1 Cache技术，今天痞子衡就来继续测一测开启L1 Cache下的Flash AHB读访问情形（本文主要针对D-Cache）。
    195
    2021/05/10
    flash Cortex-M7
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