PLL锁相环基础知识(三）

接着上两篇文章：PLL锁相环基础知识(一)、PLL锁相环基础知识(二)

在本篇文章我们将探讨相位噪声性能指标、由环路滤波器传递函数所决定的噪声特性塑造，以及这些知识在实际设计中的应用。理解这些关键性能参数，对于实现一个干净、稳定的锁相环设计有很大帮助。

在讨论噪声特性之前，让我们快速回顾一下锁相环的相关知识。锁相环的作用是使来自R分频器的信号与来自N分频器的反馈信号在相位上保持一致。大多数相位噪声传递函数都与N分频器、压控振荡器（VCO）、鉴相器和环路滤波器有关。

正如在之前的文章中所讨论的，锁相环的环路带宽并非仅由低通滤波器决定。改变这些参数中的任何一个，如压控振荡器增益（KVCO）、鉴相器增益（KPD）和N分频器的值，也会影响闭环带宽。对于基本的锁相环结构，我们可以定义一些基本的传递函数和符号，以帮助理解相位噪声。

锁相环的传递函数可以通过经典控制环路理论推导得出。Gₛ有时被称为开环增益或开环传递函数，它被定义为从鉴相器输入到锁相环输出的增益，其中s是复频率。开环增益由鉴相器的电荷增益常数（KPD）、环路滤波器传递函数（Zₛ）以及压控振荡器输入电压与相位的关系（KVCO/s）组成。虽然频率路径简单来说是1/N，但为了与标准控制理论中反馈的符号表示一致，我们现在将其表示为H。

为了推导传递函数，需要在每个感兴趣的点放置一个求和模块，并在闭环条件下求解输出噪声与输入噪声的比值。你可能会注意到，除了压控振荡器之外，所有模块都乘以了低通函数G/(1+GH)。而压控振荡器乘以了高通传递函数1/(1+GH)。

让我们更仔细地研究一下这些传递函数，对于参考振荡器，注意到有1/R这个因子，这意味着较高的R分频器值更好。然而，如果使用相同的振荡器频率（Fosc），N分频器会随着R成比例增加。所以从理论上讲，增益不会改变。

另一方面，如果增加振荡器频率（Fosc），并将其分频到相同的鉴相器频率，那么通常会有性能提升。这是因为较高的振荡器频率在按比例缩放频率时，通常具有更好的噪声性能。

锁相环的N分频器将压控振荡器的频率和相位除以N。这意味着在压控振荡器的相位噪声到达鉴相器之前，它会被降低N倍。由于闭环系统的特性，锁相环的带内噪声会有效地乘以20*logN。

例如，N计数器的值为100时，相当于带内噪声增益为40dB。换句话说，如果将N减半，理论上噪声会改善6dB。这个原理同样适用于R计数器。对于N计数器和R计数器，只要鉴相器的速率不变，这个规则就成立。对于环路外的分频器，比如输出分频器，较高的分频值也会降低输出端的噪声。

对于鉴相器，注意到有1/K PD这个因子。这意味着从理论上讲，更高的电荷泵电流可以使性能提升6dB。然而，这并没有考虑到随着增益增加，电荷泵噪声本身也会增加这一事实。在实际应用中，通常会有一定的改善，但达不到完整的6dB。

根据特定的锁相环器件特性，可能存在收益递减的情况，即增加电荷泵电流对相位噪声改善的作用越来越小。例如，将电荷泵电流从1600uA增加到3200uA时，你可能不会像将其从100uA增加到200uA时那样获得相同的相对收益。

如前所述，压控振荡器具有不同的传递函数。对于远在环路带宽之外的频率，其增益可以近似为单位增益；对于在环路带宽之内的频率，其增益为N除以开环增益。对于归一化的锁相环带内噪声分析，我们可以假设压控振荡器的噪声不是主要贡献因素。

当把所有这些噪声源相加时，我们就得到了锁相环的带内噪声。这里我们看到一个闭环噪声贡献的示例。注意，锁相环的平坦噪声和1/f噪声会相加。在大约2KHz以下的较低偏移频率处，平坦噪声没有贡献，但输入参考噪声会产生额外影响。在大约10KHz处，平坦噪声和1/f噪声对总相位噪声的贡献相等。在1MHz以上，噪声在很大程度上遵循压控振荡器的噪声特性。

为了简化特性描述，可以将除压控振荡器之外的所有锁相环带内噪声贡献归为一类。归一化的平坦噪声品质因数和1/f噪声为预测锁相环环路带宽内的噪声提供了一种便捷的方法。这些归一化值考虑了电荷泵、输入路径、N分频器和R分频器的影响。

品质因数和1/f噪声可用于预测相位噪声，并在两种不同条件下比较两个不同锁相环的相位噪声。请注意，品质因数假设压控振荡器的噪声不是主导因素。对于分数部分可能需要进行一些调整，因为这确实考虑到了较低分数N计数器在相位噪声方面的优势。

在环路内，在中等偏移频率下，主要的噪声源是锁相环的本底噪声，即所谓的品质因数。你可能还记得这种平坦噪声，因为你可以看到这个图——其频率响应是一条平坦的线。其定义如下，其中N是N计数器的值，fPD是鉴相器频率（单位：Hz），PN是相位噪声。

对于接近载波的偏移频率，锁相环的噪声特性是闪烁噪声，有时也称为1/f噪声，因为其噪声功率与频率成反比。因此，可以对偏移频率和输出频率进行归一化，以得到这个归一化的1/f噪声指数。

在这种情况下，fout是输出频率，Δf是相对于载波的1/f偏移频率，PN是相位噪声。当使用锁相环相位噪声软件进行仿真时，这些参数可用于检测锁相环的相位噪声，并且与测量得到的相位噪声数据有很好的相关性。这两个噪声源的源数据通常可以在数据手册中找到。

通常，1/f噪声和品质因数分别优于-120dB/Hz和-230dB/Hz。

这张表格提供了一些关于锁相环压控振荡器设计中设计选择的指导，通过这些选择可以改善相位噪声性能。一般来说，能够实现较高鉴相器频率的架构将提供更好的相位噪声特性。请记住，再巧妙的设计或优化都无法弥补使用具有高固有噪声的组件所带来的问题。在满足应用成本目标的同时，选择最佳的参考时钟输入始终是一个合理的设计决策。如果对于特定应用来说，近载波相位噪声很重要，那么就选择那些能提供所需的近载波性能，并且在较高偏移频率下性能也可接受的组件。

总结

时钟单元中的时钟发生器与缓冲器在电子系统设计中均扮演着不可或缺的角色。时钟发生器通过集成多路时钟源、灵活的配置选项、支持宽电源电压范围及多样的温度等级，有效简化了系统设计、提升了可靠性，并满足了不同应用场景对抖动性能的差异化需求。而时钟缓冲器则凭借对单端与差分信号的支持、多电源架构的适应性、优化的信号分配能力及对相位噪声与抖动的精细控制，确保了时钟信号在复杂系统中的稳定传输与精准分配。两者协同工作，共同为现代电子系统的高效运行提供了坚实的时钟基础。