uart异步串口通信电路设计Verilog代码Quartus FPGA_C4_V2.1实验板

名称：uart异步串口通信电路设计Verilog代码Quartus  FPGA_C4_V2.1实验板

软件：Quartus

语言：Verilog

代码功能：

功能描述

提高∪ART通信的传输速率,支持更高的波特率(如115200、230400或更高）。

实现方法：

1.优化波特率分频

使用更高的系统时钟频率(如100MHz)和更小的分频系数。

例如,系统时钟为100MHz,波特率为115200时,分频系数为

Baud Rate Divisor 100, 000, 000 /115,200≈868

2.使用PLL生成精确时钟

使用FPGA的PLL(锁相环)模块生成精确的波特率时钟,減少时钟误差。

3.多倍采样

在接收端使用多倍采样（如16倍采样）来提高数据采样的准确性,尤其是在高波特率下。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在FPGA_C4_V2.1实验板验证，FPGA_C4_V2.1实验板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1、工程文件

2、程序文件

3、程序编译

4、RTL图

5、管脚分配

6、仿真图

Testbench

仿真图

顶层模块

Uart波特率为115200，仿真时为便于验证正确性，将发送和接收回环，验证接收到得数是否等于发送得数

上图为顶层模块，先后发送了0x35（00110101）和0x76（01110110），可以看到接收端成

功接收到这两个数

发送模块

发送0x35（00110101）和0x76（01110110）的波形

接收模块

接收0x35（00110101）和0x76（01110110）的波形

部分代码展示:

//接收模块
module uart_recv(
    input    sys_clk,                  //系统时钟
    input             sys_rst_n,                //系统复位，低电平有效
    input             uart_rxd,                 //UART接收端口
    output  reg       uart_done,                //接收一帧数据完成标志信号
    output  reg [7:0] uart_data                 //接收的数据
    );
 
wire [15:0] BPS_CNT; //        //为得到指定波特率，50000000/115200=系统时钟频率/串口波特=434
assign BPS_CNT= 16'd434;    //115200bps--//
//需要对系统时钟计数BPS_CNT次
//reg define
reg        uart_rxd_d0;
reg        uart_rxd_d1;
reg [15:0] clk_cnt;                             //系统时钟计数器
reg [ 3:0] rx_cnt;                              //接收数据计数器
reg        rx_flag;                             //接收过程标志信号
reg [ 7:0] rxdata;                              //接收数据寄存器
//wire define
wire       start_flag;
//*****************************************************
//**                    main code
//*****************************************************
//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
assign  start_flag = uart_rxd_d1 & (~uart_rxd_d0);    
//对UART接收端口的数据延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin 
    if (!sys_rst_n) begin 
        uart_rxd_d0 <= 1'b0;
        uart_rxd_d1 <= 1'b0;          
    end
    else begin
        uart_rxd_d0  <= uart_rxd;                   
        uart_rxd_d1  <= uart_rxd_d0;
    end   
end
//当脉冲信号start_flag到达时，进入接收过程           
always @(posedge sys_clk or negedge sys_rst_n) begin         
    if (!sys_rst_n)                                  
        rx_flag <= 1'b0;
    else begin
        if(start_flag)                          //检测到起始位
            rx_flag <= 1'b1;                    //进入接收过程，标志位rx_flag拉高
        else if((rx_cnt == 4'd10)&&(clk_cnt == BPS_CNT/2))
            rx_flag <= 1'b0;                    //计数到停止位中间时，停止接收过程
        else
            rx_flag <= rx_flag;
    end
end
//进入接收过程后，启动系统时钟计数器与接收数据计数器
always @(posedge sys_clk or negedge sys_rst_n) begin         
    if (!sys_rst_n) begin                             
        clk_cnt <= 16'd0;                                  
        rx_cnt  <= 4'd0;
    end                                                      
    else if ( rx_flag ) begin                   //处于接收过程
            if (clk_cnt < BPS_CNT - 1) begin
                clk_cnt <= clk_cnt + 1'b1;
                rx_cnt  <= rx_cnt;
            end
            else begin
                clk_cnt <= 16'd0;               //对系统时钟计数达一个波特率周期后清零
                rx_cnt  <= rx_cnt + 1'b1;       //此时接收数据计数器加1
            end
        end
        else begin                              //接收过程结束，计数器清零
            clk_cnt <= 16'd0;

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