芯耀
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一、射频采样架构介绍
下图是传统的超外差接收机，适合测量宽带宽信号。它的关键特点首先是混频器，能把射频频段或微波频段的信号下变频到固定的中频（IF）。然后是正交解调器，会把中频信号进一步下变频到固定的基带。
这个正交解调器会把信号拆成I通道和Q通道两路，再用两个ADC分别采集这两路的数据。
这么做的好处很明显：ADC只需要支持原始信号一半的带宽就够用了，所以面对宽带宽信号的时候，采集工作会轻松不少。
不过这种架构也有两个麻烦事：一是第一级混频器得精准把射频频率降到中频频段；二是带I/Q通路的正交解调器容易出现幅度不一致、相位不对齐的问题，这会直接影响信号的完整性。
再来说说射频采样接收机，它的架构做了简化：直接去掉了正交解调器和射频合成器，换成了一个采样频率极高、采样速度极快的单路射频采样ADC。
这种架构能支持更宽的信号带宽，要是有需要，甚至可以直接对射频频段的信号进行采样。
这种架构把电路结构简化了不少，还带来了更高的灵活性。
它的频谱性能可以支持两种信号：一种是宽带宽的信号，另一种是频率域上互不重叠的多模式信号。
以前因为ADC采样速度跟不上，很多带宽需求根本没法实现，现在用这种架构就能搞定了。
而且，因为去掉了混频器、射频合成器，还有一大堆用来调理基带信号的元件，设备的体积变小了，耗电也更少了，灵活性也比以前强多了。
它能支持宽带宽信号和多频段的应用场景，还能适配带宽很大的数字预失真技术（DPD）。
除此之外，它还能满足那些高密度系统的需求，比如多输入多输出（MIMO）、波束赋形、大型天线阵列、大型雷达阵列这些。
另外，想实现多标准或者多配置的功能（比如软件定义无线电SDR），用这种架构也会简单很多。
二、为什么要用射频采样
如果是理想的冲激函数，做傅里叶变换后会得到无限宽的频率范围，但这在现实中根本不存在。
再看更贴近实际的情况：一个有限时长的脉冲，比如方波函数，把它转换到频域就是一个sinc函数。这里能看到，脉冲宽度T和主瓣宽度是成反比的，主瓣宽度是 1/T。
要是脉冲变得越来越窄，频域里的带宽就会越来越宽。你能想象到，脉冲越窄，带宽就越高，这时候就必须用采样速率非常快的射频采样转换器才行。
接下来是和频率相关的带宽问题。采样定理说，最低采样速率至少得是目标带宽的2倍，不过实际应用中通常需要更高的速率。
先看一种情况：如果是一个带宽很大的单信号，那我们就需要一个能捕捉整个带宽的采样转换器。
还有另一种情况：信号不是连续的一个频率区间，而是分成了两个或多个频段。要是把这些频段合起来看整个系统的带宽，用射频采样就能同时捕捉到所有频段的信号。
以前，可能每个频段都得配一个单独的接收器，现在一个就能同时搞定所有。
这就引出了射频采样架构的灵活性和可调节性。以前的架构里，得用混频器加合成器，把信号下变频到基带或中频，再用ADC捕捉。
但有了射频采样ADC，我们根本不用知道信号在射频频段里的精确位置。可以说它有点“可调节性”，不管信号在哪儿，都能捕捉到，甚至不用提前知道信号的位置。我们可以先捕捉整个带宽的信号，然后在数字信号处理阶段，找出有用的信息再进行处理。
三、射频采样中的数据处理
射频采样中，我们会用高采样率的转换器来捕捉射频频段的信号，以及带宽很大的信号。这里说的采样率，一般都达到了Gsps的级别。
不过这里有个问题：数据传输的速度往往跟不上这么快的采样速度。这种情况大多是因为处理器或者FPGA的处理能力不够，要么就是设备自身的I/O接口速度跟不上。
那该怎么解决呢？我们可以用抽取技术，把数据速率降到一个合理的水平；同时还能加上数控振荡器（NCO），通过数字手段把我们需要的信号移到低频的数字基带里。
先说说什么是抽取。简单讲，就是从采集到的数据流里去掉一部分采样点，以此来降低信号的采样率。而且做这个操作的时候，还得加一个低通滤波器，起到抗混叠的保护作用。
正常情况下，我们采集到的信号会呈现出任意波形的采样点，把它转换成频域来看的话，能看到我们要捕捉的目标信号带宽，同时在采样率对应的频率附近，还会出现镜像信号。这时候就必须用模拟抗混叠滤波器，把这些多余的镜像信号去掉。
当我们进行抽取时——比如这个例子里是“抽取2倍”（每两个点丢一个）——效果上就相当于采样率变成了原来的一半（FS/2）。这种情况下，频域里也会出现类似的镜像信号，这时候数字抽取滤波器就派上用场了，能把这些镜像去掉。
举个例子吧。假设系统要求捕捉带宽400MHz、中心频率1.5Ghz的信号。这对射频采样接收机来说再合适不过了，因为带宽够大，而且信号在射频频段内。我们用一款4Gsps的ADC，把转换器的抽取倍数设为8，这样数据速率就变成了500Msps；同时把NCO设为1.5Ghz。
简单说，就是先在射频频段捕捉到信号，然后通过NCO把它下移到数字基带。这样我们就不用全速传输数据了，500Msps的速率就足够捕捉这个信号。从这个情况我们能总结出一个经验法则：输入数据速率由信号带宽决定，而输出采样率由工作的射频频率决定。
这么做的好处是灵活性特别高——你可以在任何需要的射频频率上捕捉信号，然后把数据传输到数字基带，这时候用较低的数据速率就行。
四、时钟抖动如何影响ADC SNR
首先，SNR就是信噪比，它主要有四个影响因素：一是量化噪声，这是固定值，由转换器的分辨率决定；二是热噪声，也是固定值，由内部电阻和其他固定元件决定。
第三个影响因素是9次及以上的高次谐波。
对大多数转换器架构来说，这个因素的影响基本可以忽略不计；但对于像折叠插值型ADC这种输入带宽大、采样速度快的架构，它就会成为影响SNR的因素之一。
高次谐波的影响会随信号频率变化，但如果要推导相关计算公式，可以先把它近似成固定值；要是想更精准，也能通过实际测量把它的影响提取出来。
第四个影响因素是抖动，说白了就是ADC和时钟的时序不稳定，导致采样的时候出现误差。
ADC本身的抖动是固定不变的，但时钟抖动和输入信号的频率有关系。它对SNR的影响能直接计算出来，还能像这样按不同频率做成曲线图。图里的虚线是计算出来的数值，实线是实际测量的数值，能看出来时钟抖动对信噪比的影响，计算结果和实际情况吻合得特别准。
不过，要确定时钟对SNR的影响，首先得在合适的范围内对相位噪声进行积分。在射频采样场景中，时钟接收器需要足够的带宽来适配高速时钟信号，这就意味着会积分更多的宽带噪声。
这张图按十倍频程展示了时钟抖动的积分情况。当频率偏移超过100MHz时，积分后的相位噪声就成了主要的噪声来源。通过滤波，或者使用本身宽带噪声就低的时钟，就能减轻其对积分抖动的影响。
具体用什么积分范围，很大程度上取决于终端应用。上限通常固定为时钟接收器的噪声带宽，但下限会随应用不同而变化。
对于高速数字化仪这类触发式系统，捕获时长决定了有多少低频漂移会表现为采样误差。对应的，在频谱分析中，这体现为分辨率带宽。
对于采用矩形窗的相干信号，落在FFT（快速傅里叶变换） bin（频点）宽度一半范围内的相位噪声，会和基波功率混在一起，导致无法准确分辨误差。
而在加窗分析中，基波功率会分散到多个频点，这也会掩盖带内相位噪声，此时积分范围的要求就没那么严格了，就像图里展示的这样。
ADC的总SNR可以用这个公式计算，公式里包含了上述所有噪声源。以某款射频采样ADC为例，这些参数的测量值和近似值如图所示，这样公式里就只剩时钟抖动和输入频率两个变量了。用这个公式既能绘制不同时钟抖动对应的SNR曲线，也能反过来根据所需SNR计算出要求。
