用modelsim的gui方式对verilog进行仿真

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本篇主要讨论用modelsim的gui方式对verilog进行仿真

1. 新建一个文件夹，并且在内部编写好设计文件和仿真文件（笔者这里以二输入与门设计为例）。

设计代码和仿真代码如下：

2. 双击启动modelsim。

3. 点击file -> New -> Project

4. modelsim一般会默认打开上一次的工程，第三步点完后，会有提示，关闭当前工程，点击是即可。如果没有上一次工程，直接进行第五步即可。

5. 先选择对应的project location的位置（就是之前放设计文件和仿真的文件夹），输入Project Name（这个名字比较随意，笔者一般都是test），其余保持默认即可；点击OK。

6. 点击Add Existing File，点击Browse，找到设计文件和仿真文件，点击OK，添加进来。将add items to the project这个界面关掉。

7. 编译所有的文件。

8. 如果没有语法错误，则会显示对勾。

如果有语法错误，则显示X。可以按照Transcript窗口中的报错信息修改（光标指向错误，则会变为小手状，双击即可）。然后重新编译所有的文件。

9.进行仿真。 打开library窗口，找到work（一般在最上面，或者最下面）。work有可能是空的，可以右击work，refresh一下。打开work，右击tb文件，选择simulate。

10. 添加信号。打开sim窗口，右击tb或者你想添加信号的模块，选择add wave。

11. 开启运行。打开wave窗口，可以看到信号已经添加进来。然后点击run -all。

12. 分析波形。运行完成后，点击全局缩放，开始分析波形。

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