Verilog HDL中容易出错的运算符的优先级（一）

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本篇为各位朋友介绍Verilog HDL中容易出错的运算符（一）。

A. 异或运算。

假设我们需要判断两个八位的异或结果是否为某一个确定值，应该如何编写Verilog HDL呢？

if （dataa ^ datab == 8'h23）

上述的编写方式为错误的，在Verilog HDL中，异或的位运算的优先级低于==；故而应该写为：

if （（dataa ^ datab） == 8'h23）

由此可知，异或运算更低于那些加减乘除了，在进行设计时，要注意啦。

B. 右移或者左移

假设我们需要将一个数据左移三位，加上另外一个数据左移两位，应该如何编写呢？

assign datas = dataa << 3 + datab << 2；

上述的编写方式为错误的，在Verilog HDL中，左移的优先级是低于加法的；故而应该写为：

assign datas = (dataa << 3) + (datab << 2)；

常用的运算符号都已经列在下表中，优先级从上到下，依次降低。

万能法：弄不清楚就加括号，括号优先级最高。

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