串行数据监测器设计Verilog代码modelsim仿真

名称：串行数据监测器设计Verilog代码modelsim仿真

软件：modelsim

语言：Verilog

代码功能：

串行数据监测器

设计一个串行数据监测器。要求是：连续4个或4个以上为1时输出1，其他情况下输出0

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.程序文件

2.测试文件

3.Modelsim仿真

部分代码展示:

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    20:50:54 01/07/2019 
// Design Name: 
// Module Name:    serial_check 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module serial_check(
    input clk,//时钟
    input serial_in,//串行输入
    output reg check_out//检测结果
    );
//设计一个串行数据监测器。要求是：连续4个或4个以上为1时输出1，其他情况下输出0
parameter state_0=3'd0;
parameter state_1=3'd1;
parameter state_2=3'd2;
parameter state_3=3'd3;
parameter state_4=3'd4;
reg [2:0] state=3'd0;
always@(posedge clk)
case(state)
state_0:begin
check_out<=0;
if(serial_in==0)
state<=state_0;
else
state<=state_1;//输入1个1
end
state_1:
if(serial_in==0)
state<=state_0;
else
state<=state_2;//输入2个1
state_2:
if(serial_in==0)
state<=state_0;
else

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1124