可调分频器的设计Verilog代码Quartus EP4C开发板

名称：可调分频器的设计Verilog代码Quartus  EP4C开发板

软件：Quartus

语言：Verilog

代码功能：

可调分频器的设计

设计一个可调分频器，要求：

（1）工作时钟10MHz；

（2）要求能产生2分频～16分频信号，分频系数步进值为1；

（3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号。

使用signalTap工具在线观测信号变化信号。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在EP4C开发板验证，EP4C开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 程序RTL图

5. 管脚分配

6. Testbench

7. 仿真图

部分代码展示:

module div_n(
input clk,//时钟100M
input rst_n,//复位信号
input key,//分频置数按键
output clk_div//输出分频信号
);
wire clk_div_ou;//偶分频信号
wire clk_div_ji;//奇分频信号
wire [14:0] N;//分频倍数
wire key_negedge;
//按键消抖模块
key_xiaodou i_key_xiaodou(
. clkin(clk),    
. key_in(key),//输入
. key_negedge(key_negedge)//消抖后按键下降沿
);
//分频倍数产生模块
N_count i_N_count(
. clk(clk),//时钟
. rst_n(rst_n),//复位信号
. key_negedge(key_negedge),//分频置数按键
. N(N)//分频倍数
);

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1243