基于FPGA的调用IP核实现16位乘法器Verilog代码Quartus仿真

名称：基于FPGA的调用IP核实现16位乘法器Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：调用IP核实现16位乘法器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

IP核调用过程

2.1 选择tools->IP菜单

2.2 选择乘法器IP核

next

2.3设置IP核位宽为16X16

2.3 Next->设置IP

2.4 点finish,IP核设置完成

3. 程序编译

4. RTL图

5. 资源占用情况

6. TB（testbench）

7. 仿真图

A、B是输入的16位乘数，result是32位乘积

转换为十进制显示

部分代码展示:

module Multiplier_IP (
input [15:0]dataa,//输入16位数据a
input [15:0]datab,//输入16位数据b
output [31:0]result//乘积
);
//调用IP核
LPM_MULT_16 MULT_16 (
.dataa(dataa),
.datab(datab),
.result(result)
);
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=675