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随着集成电路的技术节点不断迭代，BEOL互连线路越来越密，额外的RC延迟成为铜互连技术继续发展所面临的重大挑战，在转向新材料的同时，业界也在向铜互连技术寻求更具有成本优势的解决方案，在2021 IEEE IITC会议上，应用材料公司发表了通过创新生长工艺改善通孔电阻的方案，有望应用于3nm节点。
研究背景
布线拥塞以及严重的RC延迟已成为进一步微缩互连导线的重大瓶颈，因而驱动后段制程推出新兴材料与整合方案的需求，近来半导体业已将钴（Co）视为局部互连导线的替代金属材料。
尽管如此，自1998年应用起，传统铜互连技术也已经拓展到5nm节点BEOL环节，其电阻和可靠性是制约其扩展到3nm及以上工艺节点的关键因素。先进镀铜主要用PVD或ALD沉积氮化钽TaN，与PVD沉积钽或者CVD沉积钴作为Cu的扩散阻挡*（Diffusion Barrier）材料。阻挡层和liner层*对于填隙(gap-fill)工艺和可靠性至关重要，但它们占用了导体体积，增加了铜电阻。电阻是造成BEOL环节RC延迟的主要原因，为了进一步发展铜互连技术，这一问题必须得到解决。
传统的方法是通过减小TaN层厚度或调节TaN电阻以减小通孔电阻，但这种方法在特征尺寸较小时会受到阻挡层性能要求的限制，强行进行调节会带来可靠性失效的其他副作用。一种新的技术方案能够在减小通孔底端TaN层厚度的同时控制侧壁阻挡层的厚度，但在PVD/ALD TaN沉积工艺由于其非选择性的固有特性，无法达到同等效果。
为了解决上述问题，应用材料公司研发团队提出了一种通过钝化金属表面达到TaN原子沉积的选择性生长，可降低通孔电阻，该成果以“Selective Barrier for Cu Interconnect Extension in 3nm Node and Beyond”为题发表于2021 IEEE IITC（IEEE半导体互连技术国际会议），第一作者及通讯作者为Shi You。
*扩散阻挡，用于避免阻止金属扩散至绝缘层而影响芯片电性的一种工艺。
*liner层，通孔底层的介质材料层，因类似于螺丝与螺母之间的衬垫，也译作衬垫层。
研究内容
研究团队探索一种新的降低通孔电阻的工艺方法，将自生成单层沉积*工艺应用于金属表面钝化以实现TaN原子层沉积的反向选择阻挡层。blanket wafer*表征表明，气相自组装单层工艺能够在金属上提供强吸附从而在介质上提供高选择性的TaN生长。电性能通过选择性阻挡方法证实了通孔电阻优化；TDDB*和电迁移*可靠性测试表明，该方案与现有工艺相比，没有产生介质缺陷和Cu电迁移等副作用。
*自组装单层沉积，self-assembled m onolayer，常缩写为SAM，是一种由具有特定原子在固体表面自发生长为单原子层的工艺。
*blanket wafer，无图形晶圆，指尚未在表面加工集成电路的晶圆。
*TDDB，暂译与时间有关的介质击穿，全称Time Dependant Dielectric Breakdown，是指施加的电场低于栅氧的本征击穿场强，并未引起本征击穿，但经历一定时间后仍发生了击穿。这是由于施加电应力过程中，氧化层产生并积聚了缺陷（陷阱）的缘故。
*电迁移，electro-migration，通常缩写为EM，是由于通电导体内的电子运动，把它们的动能传递给导体的金属离子，使离子朝电场反方向运动而逐渐迁移，导致金属的原子扩散、损失；在集成电路中，EM会导致金属连线的材料迁移，形成断路；如果被迁移的金属材料在连线之间累积并导通，则会造成短路。
一类EM失效示意图
不同TaN厚度条件下的通孔阻抗模拟结果
铜互连工艺中的中的选择性生长流程示意图
实验方案条件下的通孔电阻特性
通孔底部钽标记处的TEM与EELS形貌图
器件寿命内的TDDB与电迁移测试结果对比
前景展望
自首次应用量产以来，铜互连工艺已服役超过20年，传统工艺的改良相比应用新材料的方案更具有成本优势，这对于降低当前已经十分高昂的新工艺研发成本而言具有相当的应用价值和技术优势；作为全球集成电路制造设备巨头，其与龙头制造厂商的紧密合作有望将该技术继续推广到3nm及更先进节点，使铜互连技术发挥余热。
团队介绍
Shi You，华人工程师，本科毕业于南京大学物理学专业，赴美留学并于2012年获得伦斯勒理工大学博士学位，后加入格罗方德产品研发部门，参与研发7nm/10nm/14nm/20nm CMOS技术，2018年加入应用材料公司至今，任MTS工艺整合工程师。
论文原文链接：https://ieeexplore.ieee.org/document/9537559/
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