如果您认为英特尔是推动并维持摩尔定律的最大贡献者,那您可能还没有听说过 Philip Wong 对这个问题的观点。Wong 是台积电的研发副总裁,最近在 Hot Chips 会议上做了一个演讲。他说,摩尔定律不仅现在还在奏效,而且,如果有了正确的技术诀窍,在未来三十年它将继续适用。

“摩尔定律并没有死,”他告诉 Hot Chips 的参会者。“它没有慢慢走向死亡,而且现在还很管用。”

Wrong 表示,维持摩尔定律的关键是不断提高器件的密度。他承认,随着 Dennard 缩放定律的死亡,时钟速度已经达到了稳定水平,但是晶体管的密度将继续提高芯片的性能和能效。

 


最终,采用什么样的方式实现更高的密度并不重要。根据 Wong 的介绍,只要半导体公司能够在更小的空间内集成更多的晶体管并提高能效,摩尔定律就可以延续。在短期内来看,可能需要通过传统方式实现这一点,即改进 CMOS 工艺技术,从而制造出具有较小栅极长度的晶体管。

 

台积电目前正在蚀刻 7 纳米的晶体管,正在前往下一站 -5 纳米。Wong 表示,5 纳米节点的设计生态系统已经准备就绪,台积电已经开始了风险生产。也就是说,工艺节点和设计工具都已经完成了,并且正在试生产晶圆。在上一次财报电话会议上,台积电表示,计划将在 2020 年上半年开始量产 5 纳米芯片。而且,根据台积电的产品线技术路线,接下来还会有 3 纳米节点。

 

但是,所有这些技术都是用来构建平面芯片的,这种方法最终将走到终点。“如果你继续二维缩放,我们的晶体管最终只包含几百个原子,最后将被原子这种基本粒子拦住前行的道路。”他解释道。

 

但是,平面制造工艺的终点并不意味着密度提升的终结。他指出,即使在 Dennard 缩放定律死亡后,半导体制造领域依然有很多创新,使晶体管密度保持着上升走势。特别是,在采用了应变硅和高 K 金属栅极技术之后,以及引入了 3D 结构的 FinFET 之后。现在,业界正在探索一种被称为 DTCO(设计和工艺协同优化)技术,来推动 7 纳米以下晶体管的发展。

 

推动所有这些创新的原动力都来自于需要为那些需要更快、更节能的硬件的应用开发出新的计算平台。计算平台的演变已经走过了将近半个世纪的历史,从上个世纪 70 年代的小型计算机,到 80 年代的个人电脑,到 90 年代的互联网,再到现在的移动计算。每一个计算平台都对晶体管密度提出了更高的要求,这些要求都需要半导体制造工艺技术的进步来实现。Wong 认为,下一个重大动力来自于人工智能和 5G。

 

 


那么,为了保持摩尔定律的延续,需要进行哪些方面的创新呢?

 

短期内,在 2.5 结构上使用小芯片构建多芯片封装将提高整体计算和存储密度,尽管芯片本身并没有变得更密集。Wong 表示,和单个小芯片的工艺节点技术相比,更重要的是将这些小芯片集成在同一个封装中的技术。

 

现在,台积电有自己的 2.5D 封装技术 - 晶圆级封装技术(CoWoS),英特尔的竞争性封装技术是嵌入式多芯片互联桥(EMIB)。CoWoS 技术在硅片中介层上放置小芯片和合适的存储器件,并使用硅通孔(TSV)连接它们,从而构建起多芯片封装。其中,最值得一提的是英伟达的 Tesla V100 GPU 加速器,它采用 CoWoS 技术将 GV100 GPU 与高带宽内存(HBM)模块封装在了一起。此外,英特尔、AMD 和赛灵思即将推出的器件将实现更高级别的集成,更多数量的小芯片。

 

但是,2.5D 结构实现的密度提升已经没有多少空间了。更好的密度提升方案需要真正的 3D 封装技术。Wong 说,现在最好的技术选项是 N3XT,这是一种基于新型纳米材料的 3D 单片设计,可以在较细的粒度上将内存和逻辑器件集成在一起。N3XT 是纳米工程计算系统技术的代表,学术界早在 2015 年就开始了对它的研究,但是现在,有了台积电这样的巨头的介入,它无疑将具有很大的商业化机会。

 

Wong 放了一张幻灯片,显示了一个 N3XT 芯片的样子。它由多层高能效逻辑器件(黄色)、高速内存(红色)和大容量非易失性存储器(绿色)组成,各类器件以交错的方式堆叠在一起。所有这些都位于传统的硅逻辑硅片(紫色)之上。

 


这个技术的关键是将所有这些不同的组件与一种被称为 ILV 的东西连接起来,ILV 是层间通孔(Inter-Layer-Via)的缩写。它和微米级的 TSV 不同,ILV 可以在纳米级的尺寸上形成。这是 N3XT 技术中非常重要的一部分,但是 Wong 没有给出太多说明。显然,ILV 是台积电一直在研究的技术,并且申请了很多专利。

 

在这些 3D 封装中,交错式的存储器和逻辑组件很重要,因为交错方式减少了这些组件之间的距离,这就有可能实现 5G 和人工智能等应用需要的高带宽、低延迟通信。对于 CMOS 工艺来说,存储器和逻辑组件不可能交错放置,因为逻辑组件需要大约 1000 摄氏度才能进行蚀刻,这将破坏掉相邻的组件。为了交错,你需要一种可以在 400 摄氏度下操作的材料。

 

正巧的是,过去几年中研究的一些新材料似乎比较适合在相对较低的温度下进行高性能晶体管额制造。和目前广泛用于半导体器件的块状硅基材料不同,这些新材料是一些过渡金属二硫化物(TMD),基于钼、钨和硒等元素。

 

TMD 材料还有很高的载流子迁移率,即电子能够轻松地通过它们流动,但是流动管道比较薄。如果您正在构建 2 纳米或 3 纳米以下的晶体管,TMD 材料的这些属性正是您想要的。Wong 表示,台积电已经在实验室内使用二硫化钨制造了实验性质的 TMD 晶圆。

 

另外一种新型纳米材料是碳纳米管。Wong 表示,台积电已经制造出了具有良好半导体性能的实验版晶圆。实际上,业界已经推出了基于碳纳米管的逻辑器件和 SRAM 器件原型,包括麻省理工学院研究人员最近实现的 RISC-V 器件。

 

在存储器方面,Wong 表示最有可能进行 3D 集成的是自旋扭矩 MRAM(SST-MRAM)、相变存储器(PCM)、电阻 RAM(ReRAM)、导电桥 RAM(CBRAM)和铁电 RAM(FeRAM)。这些新型存储器都具有 RAM 的关键属性,还能实现非易失性,而且在写入之前不需要擦除。其中一些已经商业化,包括 Everspin 的 MRAM、三星的嵌入式 MRAM、Crossbar 的 ReRAM 和英特尔的 3D XPoint(大多数人认为它是 PCM 的一种变体)。



研究人员已经仿真了 N3XT 器件的性能,并使用各种机器学习推理基准测试,把它们和在逻辑和存储容量配置方面相似的传统平面型芯片进行了比较。研究结果表明,和 2D 竞争者相比,N3XT 器件的效率提升幅度在 63 倍到 1971 倍之间。



所有这些听起来都很鼓舞人心,但是 Wong 没有详细说明这些技术如何在未来三十年内维持摩尔定律的提升速度。比如,对于晶体管密度,切换到新的纳米材料上肯定会比 2D 器件有一次大幅度的提升,但是最终您也会遇到原子极限。

 

从理论上来说,如果每隔 18 个月将 3D 器件的堆叠高度翻倍,类比地产商盖房子的角度,至少也可以实现密度的提升。但是,对于移动设备和其它嵌入式设备而言,这样形成的器件将变得非常笨重,即使对于对尺寸没有太大要求的数据中心计算机,这样迭代七代或者八代后,也能达到 12 英尺的高度。

 

为了让摩尔定律继续工作几十年,必须同时开发其它创新性的技术,Wong 并没有在其演讲中提到要进行哪些创新,以使得密度提升速度符合摩尔定律。但是,对于台积电这样的芯片制造商,它们的研究人员肯定会源源不断地进行创新,开发各种备选技术。在新的、更苛刻的应用的推动下,这些技术的商业化进程便会加快。回望历史,展望未来,这些新应用肯定会出现在不久的地平线。
 

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