芯耀
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首先，让我们快速看几个不同的Gsps和射频采样ADC前端电路示例。第一类ADC器件的差分输入。你们能看到n+和n-、片上100Ω端接，还有到共模电压的可选连接，以实现交流耦合工作。
第二类ADC，同样有差分正负输入。这展示了片上100Ω端接（差分100Ω）以及到内部共模电压的连接。还展示了峰值电感器，用于优化器件的高频响应。
第三类ADC前端。这展示了片上EC端接电阻，以及片上电容的集总元件。任何片上电路都总会有一些电容。还有史密斯圆图，展示了该输入的阻抗随频率的变化。
什么是阻抗匹配呢？任何信号源都有特定的输出阻抗，任何负载或接收器都有相应的输入阻抗。当相互连接的源和负载具有相同阻抗时，系统就有匹配的阻抗。在纯电阻的情况下，这很简单——如果源的电阻等于接收器的电阻。但在射频情况下，阻抗是随频率变化的。任务就是在阻抗随频率变化时匹配它们。
表示器件输入阻抗的一种方法是使用史密斯圆图。它展示了相对于某个参考阻抗（通常是50或100Ω）的复阻抗，并展示了它如何随频率变化。所以这里的M1点在186Mhz，M2点在370Mhz。我们可以看到，随着输入频率的增加，它从标称的实阻抗变成了复阻抗。
另一种查看阻抗的方法是使用S参数。这是查看输入回波损耗，也就是从输入反射的能量大小。我们可以看到，在2到3GHz左右的范围内，反射都相当低。所以这比之前的示例阻抗要好一点。
为什么阻抗匹配很重要？当源和负载阻抗相等时，我们能从源到负载获得最大功率传输。这样就能传输最多的电压或功率。对于纯电阻情况，还是源电阻等于负载电阻。对于复阻抗情况，当负载是源阻抗的复共轭时，阻抗就匹配了。复共轭意味着实部大小相同，虚部大小相同但符号相反。
源和负载器件的阻抗是由设计固定的。阻抗匹配工作包括设计一个中间网络，该网络与现有负载阻抗结合，为源提供匹配的负载。有多种不同类型的匹配网络——LC Pi型和T型、TRL 1/4波长和短线型、LC带通和伪低通型、TRL伪低通和阶梯阻抗型，以及定制网络。红色显示的项目更适合宽带信号匹配，黑色显示的项目实际上只能用于窄带应用。
确定合适的匹配网络不是只用铅笔和纸就能轻松完成的。设计宽带匹配网络需要复杂的软件建模工具。Keysight EEsof Genesys系列有几种不同的工具。
http://edadocs.software.keysight.com/display/genesys2009/Match
http://www.keysight.com/main/eventDetail.jspx?cc=US&lc=eng&ckey=2589956&nid=-33396.0.00&id=2589956
http://www.keysight.com/main/redirector.jspx?ckey=2655545&nid=-33396.0.00&action=ref&lc=eng&cname=AGILENT_EDITORIAL&cc=US
MathWorks也有一些用于天线和放大器匹配示例的产品。
Antenna https://www.mathworks.com/help/rf/examples/designing-broadband-matching-networks-part-1-antenna.html?s_tid=srchtitle
Amplifier https://www.mathworks.com/help/rf/examples/designing-broadband-matching-networks-part-2-amplifier.html?s_tid=srchtitle
现在看看一些不同的PCB布局。除了设计匹配网络，我们还需要确保在输入信号路径，而且不仅是信号路径，还有时钟和数据路径中没有其他性能下降的情况。随着所有这些接口的频率越来越高，我们设计电路板的方式变得更加关键。
遵循的一些最佳实践是将差分对作为100Ω差分布线，单端作为50Ω单端布线，最小化任何差分或单端布线中的不连续性，并最小化与这些布线相关的其他信号失真。高频信号路径、ADC和DAC的输入和输出、时钟路径以及高速数据链路都是现代高速数据转换器设计中非常关键的布线。
接下来我们来看一些布线最佳实践的不同示例。对于差分对，带状线布线是常用的技术之一。我们要看一个特定高速ADC电路板设计的E1和A版本的几个不同示例。这里我们看的是高速数据接口，是从数据转换器输出到电路板上连接器的GSD1240数据接口。
最初的电路板使用紧密耦合布线，这意味着正负走线彼此非常靠近。在这种情况下，正负之间的耦合提供了大部分有效的100Ω差分阻抗。这种技术的问题是，当我们需要为正负中的一个添加长度匹配蛇形线时，此时阻抗会有显著的不连续性。因为此时间距变化很大，该段布线不再是100Ω差分，这些阻抗不连续性会导致该信号路径的信号完整性问题。
在A版本电路板中，我们改用松散耦合布线，这意味着信号对的正负部分相距更远。在这种情况下，它们更像是两个独立的50Ω单端信号，而不是差分对。正负之间的耦合对该布线的有效阻抗不太关键。在这种情况下，当我们有长度匹配蛇形线时，此时该点的有效阻抗不连续性要小得多，从而改善了信号质量。
我们在A版本电路板上实现的另一个优势是，我们增大了线对之间的间距。这减少了线对之间的串扰，进一步提高了该链路的信号质量。接地层对信号完整性也至关重要，有多种方式。在我们现在看的这种情况下，我们在A版本电路板的高速数据输出信号焊盘、模拟输入焊盘和ADC上的时钟焊盘处添加了切口。
在E版本电路板中，这些焊盘下方没有任何切口。发生的情况是，因为焊盘比连接到它们的50Ω信号走线大，所以焊盘处的有效阻抗与50Ω相差很大，会在信号发射时导致信号完整性问题。通过在这些焊盘处添加接地层切口，实际上使这些焊盘参考到叠层中更下方的接地层。
所以在这种情况下，我们在第一层接地层有切口，但在第五层接地层没有切口。随着这些焊盘尺寸带来的叠层高度增加，这使它们的阻抗更接近50Ω，与从焊盘引出的50Ω走线更匹配。这既适用于IC焊盘，也适用于设计中的任何连接器焊盘或元件焊盘。
另一个示例展示了一些顶部安装SMA连接器、边缘安装SMA连接器的元件焊盘，以及与巴伦和ADC模拟输入相关的一些焊盘。所以这是E1版本的电路板，我们看到顶层接地层没有切口。所以这些点的阻抗将与50Ω有很大差异，并导致一些信号完整性问题。
在A版本电路板设计中，我们可以在右侧看到，现在在SMA焊盘、巴伦信号焊盘、一些分立元件以及ADC模拟输入，还有边缘安装SMA连接器的着陆焊盘下方都有切口。这样做都是为了使这些焊盘区域更接近50Ω特性阻抗，以便它们能更好地与连接的走线匹配。
接地层中的空隙如果出现在我们不希望的地方，也会导致问题。在E1设计中，我们可以看到高速差分对沿着电路板延伸，到达FMC连接器中的目标引脚。问题是，当这些线对经过该连接器中的其他信号点时，那些信号需要在顶层接地层有接地间隙。所以当这对线经过接地层中的这个空隙时，底部走线在经过该空隙时，与顶部走线的特性阻抗会有很大不同。这种情况在这里和这里发生。在这个原始设计中的其他几对线也有同样的情况。
在改进的设计中，我们做了很多不同的事情，包括完全移除一些接地间隙过孔，在可以重新布置那些信号或者原本就不需要它们的地方。我们还改变了一些叠层以及层和信号映射，这样它们现在不必遵循相同的路径，并且可以避开我们必须留下的过孔中的一些空隙。
在布线本身时，在拐角处使用45°或在非常高的频率下使用平滑曲线来最小化信号走线在这些弯曲处的任何不连续性是很重要的。我们在设计中如何处理过孔也很重要。任何时候信号必须从一层过渡到另一层，设计都要适合高速信号。我们会看几张图片来展示这些示例。
在原始的E1设计中，我们在信号对布线和蛇形线都有45°的弯曲。在改进的A版本中，我们对走线对整体采用了弯曲半径转弯，对长度匹配蛇形线采用了平滑弯曲。我们还放宽了长度匹配蛇形线的公差，这样我们可以使用尽可能少的蛇形线，这进一步提高了信号完整性。45°弯曲在几GHz以下是可以接受的，但在那以上，最好使用更平滑的半径拐角。
层间变化过孔可以实现良好的信号质量，但考虑正确的设计技术很重要。几个不同的图表展示了不良过孔的示例。中间这个，我们从顶层信号走线到内层，然后信号过渡出去并在内层继续。
这种布线的问题是过孔一直贯穿整个电路板，所以会有一定长度的过孔stub（stub指过孔中超出信号层的部分）贯穿电路板。这对信号有多糟糕，确切取决于信号的频率以及该过孔 stub 相对于该频率的长度。最好的情况是让信号从顶部到底部完全穿过过孔，两端都没有stub。
另一种方法是使用盲孔或埋孔，即过孔只根据需要在层与层之间延伸，而不延伸到电路板的其余部分。另一种方法是使用背钻来接近这种盲孔方法。过孔在信号过渡中的另一个问题是，此时接地参考平面是如何连接在一起的？如果我们有一个信号从第一层过渡到第四层，并且在第二层和第三层有接地层，当信号在第一层时，它会在第二层接地层中有镜像电流。同样，一旦它到了第四层，它会在第三层接地层中有镜像场。
但在这个过渡点，我们需要为该镜像电流提供在第二层和第三层接地层之间连接的路径。如果我们没有那个连接路径，镜像电流就无法连接到该点，这会在过孔出现的地方导致很大的阻抗不连续性。最佳实践是有一个本地接地连接过孔，甚至多个接地连接过孔。
在右侧的示例中，我们可以看到在层过渡发生的地方，每个差分对的上方和下方都有两个接地过孔。在这种情况下，我们从电路板的顶层到底层，过孔连接将所有接地层在这些位置连接在一起。所以第二层、第三层、第五层、第七层、第九层和第十一层的接地层都通过这些接地连接过孔连接在一起。这样就为镜像电流重新连接到适当的平面提供了很好的路径。
PCB叠层也非常重要。PCB叠层、电介质的选择以及使用的电介质材料编织类型也很重要。对于非常高频率的信号，使用低损耗高频基板很重要。我们在评估板中常用的材料是松下Megtron 6和罗杰斯4350B材料。这些都是在这些高频下低损耗的高频材料，但与优质的FR4材料相比，它们的成本相对较高。如果电路板上只有少数几层有高频信号，可以用高频材料做一些层，其他层用低成本材料做层压叠层。
对于高频设计，使用合适的编织也很重要。如果我们看这些不同的编织，这基本上就像如果我们把所有树脂都去掉，只看电路板内部的玻璃纤维编织的X射线或3D视图。如果我们看前几个示例，我们可以看到玻璃纤维编织中有大的空隙。
这对沿着电路板运行的信号对意味着，在电路板中从玻璃纤维到空隙的每个过渡点，阻抗都会上下变化。所以基本概念是，我们希望使用尽可能多填充的编织设计，以便在整个电路板上获得最一致的阻抗——整个电路板的介电常数尽可能一致。所以我们希望在电路板的高速层使用扁平化或更紧密的编织类型。
一旦我们完成了设计，我们想在制造前进行验证。这包括对发射器、电路板通道和接收器（如果可能）进行建模。常用的工具是ADS和HFSS，通常建模的参数是回波损耗（即发射信号的反射）和插入损耗（即发射信号的衰减）。
另一种常见的模拟方法是进行TDR（时域反射计），即查看任何发射脉冲的反射，以指示通道沿线的阻抗不连续性。我们希望尽可能在制造前进行这种模拟并发现任何问题。如果我们在这个阶段发现问题，我们可以回到设计并修改，然后在制造前重新模拟。
这是对其中一些常用建模参数的查看。这是查看A版本电路板上其中一条高速布线的回波损耗模拟。所以我们可以看到，在6.4GHz以下，我们在该数据路径上有相当好的回波损耗。现在看同一条数据路径的插入损耗，在6.4GHz以下，衰减不到2dB。
最后，这是查看数据A1对的TDR，我们在一个点只有轻微的不连续性，然后阻抗逐渐上升，这对信号完整性的影响较小。我们在TDR模拟中关心的是阻抗的急剧变化，这会导致反射。
一旦我们有了制造好的电路板，然后我们进入验证和测量阶段。如果我们能接触到高速数据对，我们可以做眼图测量之类的事情。这需要良好的连接器或对信号的探测访问，这并不总是可能的。
在这种情况下，我们有时可以使用FPGA或DAC中内置的硬件工具，实际上在设备的接收器处查看接收眼图。这是在FPGA中使用那种眼图功能，并使用设备中的那些硬件工具提取虚拟眼图。
这些测量用有很多跳变和半随机跳变的模式最容易进行。伪随机比特序列是这种类型评估的非常好的测试模式。一旦我们完成了初步查看，有时我们可能想要调整发射器去加重或预加重或接收器均衡，以提高链路的质量。
在第一个图表中，我们在非常高的数据速率下有很长的运行，所以信号眼非常闭合，不足以进行可靠接收。通过增加发射器预加重并重新进行眼图测量，我们可以看到一个健康得多的接收眼图，这将提供良好的性能。
接下来，我们要谈谈Gsps和射频采样ADC的时钟要求。幅度要求是0.4-2.0Vpp差分信号。这相当于0.2V-1V的VID或VOD类型参数。接下来是抖动要求，这是数据转换器时钟最关键的规格之一。
抖动必须足够低，以免在所需的输入频率下限制ADC的SNR性能。
这是基本的公式，显示了输入信号幅度、数据转换器的满量程范围，以及所需的位数和输入频率。就计算而言，总抖动是ADC固有的孔径抖动与施加的时钟抖动的均方根和。
对于一些抖动非常低，质量好的发生器也会有相对较高的谐波含量。对于信号，必须用带通或低通滤波器衰减谐波。在某些情况下，从时钟的角度来看谐波是可以的，但一般来说，在时钟上也使用带通或低通滤波器会获得更好的性能。
抖动的公式可以用图形格式说明。这里我们看的是在不同输入频率下，为了达到不同的有效位数（ENOB）水平所需的有效孔径抖动。所以我们可以看到，对于4GHz的输入和12位的ENOB，你需要抖动小于10fs。在4GHz下更现实的成就是9到10位ENOB范围，这在亚100fs范围内。
一旦你有了一个低抖动器件，你仍然需要将该时钟传输到ADC，而不向它添加更多抖动。你希望在到达ADC的信号中保持良好的性能。要做到这一点，你需要确保电路板布线不会向时钟添加抖动。你需要让时钟信号远离其他动态或噪声信号。你需要避免与数字和其他时钟及信号平行布线。
这通常可以在多层电路板上通过将时钟放在与一些噪声信号不同的层来实现。对于走线布线，你通常会使用50Ω单端或100Ω差分布线。我们之前讨论的所有问题都适用于时钟布线。你需要通过避免不连续性和避免尖角弯曲等来最小化失真。
我们还需要关注正确的阻抗匹配，并从源获得正确的幅度。所以我们需要在时钟发生器处使用适当的端接来优化其输出性能。我们还需要在数据转换器输入处正确端接。许多ADC的时钟有片上100Ω端接，并且会有交流耦合输入，以便时钟处于时钟接收器的最佳共模。
如果我们有一个单端时钟源，无论是来自时钟合成器还是外部射频发生器，我们需要将其转换为数字，以用于数据转换器输入。我们最常用的是巴伦，它一侧有单端输入，另一侧有差分输出，这些输出会交流耦合到器件的时钟接收器。有源时钟分配器件也可以执行此功能。LMK系列时钟分配器件非常适合这种应用。
最后总结一下：
本文围绕高速数据转换器（Gsps和射频采样ADC）展开，先介绍阻抗匹配，包括其概念、重要性、实现所需的软件工具，接着讲解PCB布局最佳实践，如布线方式、接地层处理、过孔设计等，还提及PCB叠层及材料选择，之后说明设计验证的工具与方法，最后阐述时钟要求，涵盖抖动、谐波处理、时钟传输与端接等要点，以保障ADC性能。
