基于FPGA的4位电子密码锁系统的设计VHDL代码Vivado仿真

名称：基于FPGA的4位电子密码锁系统的设计Verilog代码Vivado仿真

软件：Vivado

语言：VHDL

代码功能：

本项目实现了一个完整的电子密码锁系统，具有以下功能：

- 密码设置：支持4位数字密码的设置和修改

- 密码验证：输入密码进行验证，正确则开锁

- 状态指示：RGB LED显示系统状态（开锁、锁定、错误）

- 数码管显示：显示输入密码和系统状态

- 按键处理：支持数字输入、确认、删除、取消等操作

- 时钟分频：提供多种频率的时钟信号供各模块使用

代码实现思路：

系统采用模块化设计，通过状态机控制密码锁的工作流程：

1. 时钟管理：将100MHz系统时钟分频为1Hz、4Hz、1kHz、1MHz等不同频率

2. 密码管理：支持密码的设置、存储、验证和修改

3. 输入处理：实现按键消抖和输入验证

4. 状态控制：通过LED和数码管显示系统当前状态

5. 安全机制：提供密码错误次数限制和重置功能

系统工作流程：

系统启动 → 密码设置/验证 → 输入处理 → 密码比对 → 状态更新 → 输出显示

代码结构：

项目采用层次化模块设计，主要模块包括：

- dev：时钟分频模块，生成不同频率时钟信号

- control：控制模块，系统核心逻辑

- LED_lightup：LED显示控制模块

- key_delay：按键延时消抖模块

- setup_code：密码设置模块

- input_code：密码输入模块

- counter_10/20：计数器模块

- switch_delay：开关延时模块

1.工程文件          

2.Testbench

3.仿真图

整体仿真图

Control

分模块仿真

counter_10

counter_20

Dev          

input_code

key_delay

LED_lightup

set_code

switch_delay

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY test_bench IS
END test_bench;
ARCHITECTURE trans OF test_bench IS
component control is
  Port (
    clk                                               : in  std_logic;
    sseg_ca,sseg_an                                   : out std_logic_vector(7 downto 0);
    rgb                                               : out std_logic_vector(2 downto 0);
    key_switch                                        : in  std_logic_vector(9 downto 0);
    key_input                                         : in  std_logic;
    key_conf,key_reset,key_setcode,key_del,key_cancel : in  integer range 0 to 1
  );
end component;
   SIGNAL clk         : STD_LOGIC;
   SIGNAL sseg_ca     : STD_LOGIC_VECTOR(7 DOWNTO 0);
   SIGNAL sseg_an     : STD_LOGIC_VECTOR(7 DOWNTO 0);
   SIGNAL rgb         : STD_LOGIC_VECTOR(2 DOWNTO 0);
   SIGNAL key_switch  : STD_LOGIC_VECTOR(9 DOWNTO 0);
   SIGNAL key_input   : STD_LOGIC;
   SIGNAL key_conf    : integer range 0 to 1;
   SIGNAL key_reset   : integer range 0 to 1;
   SIGNAL key_setcode : integer range 0 to 1;
   SIGNAL key_del     : integer range 0 to 1;
   SIGNAL key_cancel  : integer range 0 to 1;
BEGIN