基于FPGA的自动数字日历设计VHDL代码ISESEED-XDTK开发板

名称：基于FPGA的自动数字日历设计VHDL代码ISESEED-XDTK开发板

软件：ISE

语言：VHDL

代码功能：

自动数字日历设计

在实验二的基础上,设计自动数字日历,用七段数字显示器显示年(后2位)、月、日和星期数,在计日脉冲的作用下,自动完成1-12月的月、日及星期的计数和显示。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在SEED-XDTK开发板验证，SEED-XDTK开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 管脚分配

4. 程序编译

5. Testbench

6. 仿真图

部分代码展示:

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-- Company: 
-- Engineer: 
-- 
-- Create Date:    16:46:32 11/06/2019 
-- Design Name: 
-- Module Name:    clk_devider - Behavioral 
-- Project Name: 
-- Target Devices: 
-- Tool versions: 
-- Description: 
--
-- Dependencies: 
--
-- Revision: 
-- Revision 0.01 - File Created
-- Additional Comments: 
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity clk_devider is
    Port ( clkin : in  STD_LOGIC;
           clkout : out  STD_LOGIC);
end clk_devider;
architecture Behavioral of clk_devider is
signal Counter:Integer RANGE 1 to 5000000;
signal Clk:std_logic;
begin
PROCESS(clkin)
BEGIN
IF(clkin'event AND clkin='1') THEN
IF Counter= 5000 THEN
Counter <= 1;
Clk<=NOT Clk;
ELSE
Counter<=Counter+1;
END IF;
END IF;
END PROCESS;
Clkout<=Clk;
end Behavioral;

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=787