基于FPGA的频率计设计VHDL代码ISE仿真

名称：基于FPGA的频率计设计VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：

数字频率计

1．输入为矩形脉冲，频率范围 10Hz~100kHz；

2．用五位数码管显示；只显示最后的结果，不要将计数过程显示出来；

3．单位为 Hz 和 kHz 两档，自动切换。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

数字频率计

1. 工程文件

2. 程序文件

3. 程序运行

4. 程序仿真

4.1 整体仿真图

4.2 控制模块仿真图

4.3 计数器模块仿真图

4.4 锁存器模块仿真图

5.5 显示模块仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
   
--控制模块
ENTITY Frq_Ctrl IS
   PORT (
      clk  : IN STD_LOGIC;--时钟50M
      en   : OUT STD_LOGIC;--使能--1S的闸门信号
      rst  : OUT STD_LOGIC;--清零
      lat  : OUT STD_LOGIC--锁存
   );
END Frq_Ctrl;
ARCHITECTURE trans OF Frq_Ctrl IS
   SIGNAL count : integer := 0;
   
BEGIN
--使能   
   PROCESS (clk)
   BEGIN
      IF (clk'EVENT AND clk = '1') THEN--50_00
         IF (count < 5000) THEN--1秒的使能信号，在1s内计数脉冲数就是频率值
            en <= '1';
         ELSE
            en <= '0';
         END IF;
      END IF;
   END PROCESS;

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