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之前在文章中，我们探讨了“现实中的电源抑制比(PSRR) - 第四部分”，通过示例讲解 PSRR 参数。
本文章继续此系列，将聚焦“低压降”的含义，并介绍安森美半导体低压降和极低压降值的 LDO 产品和方案。您的应用需要低压降的 LDO 吗？我们将讲解压降的含义，如何测量以及具有标准压降和极低压降的 LDO 之间的差异。
LDO 必须具有比压降参数更高的裕量 VIN – VOUT。压降是 LDO 正常运行的最关键参数之一。压降是 LDO 需要适当调节的 VDO = VIN – VOUT,NOM 的差。VOUT,NOM 是 LDO 处于稳压状态时在输出端的输出电压标称值。
压降值通常在 VOUT 低于标称值（约 3％）或 100 mV 时测量。当 VOUT 下降时，如约 100mV，很容易测量该值。通常针对标称输出电流测量压降参数，因为压降是在 VOUT 下降（比 VOUT,NOM 低约 3％）时测量的。
因此，必须在灌电流模式下将输出连接到电流源，例如，将有源负载连到恒定灌电流。如果电阻连接到输出，则负载输出电流将减小，并且测量无效，请参见下图。
图 1 (压降区域和稳压区域)
图 2 (压降值的测量)
LDO 应该在 VIN 和 VOUT 之间有一个电压差，并具有较高的 VDO 压降值，以实现好的动态性能。
大多数 LDO 有导通器件 P 沟道 MOSFET(PMOS)，这对于较低的输出电压来说有点不利。当标称输出电压 VOUT,NOM 较低时，带 PMOS 导通器件的 LDO 的压降 VDO 会增加。
举例来说，请看下表，假设我们正在使用 NCP161。您可以看到 1.8 V 选项的压降值远高于 3.3 V 选项。
PMOS 器件 LDO 有缺点，因为它们具有相当高的最小输入电压 VIN,MIN。NCP110 也是 PMOS 器件 LDO，VIN 超低。VIN,MIN = 1.1V。NCP110 的最低输出电压选项 0.6 V 的压降值为 500 mV。
如果要求非常低的压降或接近 0 V 的输出电压选项，则可以使用偏置轨 LDO。这种 LDO 有导通器件 N 沟道 MOSFET（NMOS），它需要连接比 VOUT 高约 1 V – 2 V 的辅助电源 VBIAS，以实现极低的压降。
偏置轨 LDO 与普通 LDO 的结构相同，但内部模块（除导通器件的所有器件）的电源未连接至 VIN。它单独作为次级电源。
这些器件的一些示例是 NCP130、NCP134、NCP137 和 NCP139。与带 PMOS 导通器件的 LDO 相比，带 NMOS 导通器件的 LDO 具有几乎不受输出电压影响的压降。
这些器件在额定输出电流下的 VDO 压降值在 40 mV〜150 mV 范围内。但是必须如上所述连接 VBIAS 电压，否则由于伏特单位，压降会高得多。
在下图中，您可以看到当 VBIAS - VOUT 差减小时，NCP134 的压降会怎样，这样，VBIAS 电压不够高。
图 3 (NCP134 的压降取决于 VBIAS - VOUT)
也可以使 LDO 带导通器件 NMOS 但不提供 VBIAS 电源。有一个电荷泵用于为内部模块供电。电荷泵器件从 VIN 电源产生高两倍的内部 VBIAS 电压。
图 4(NCP134 和 NCP161 的压降差)
在图 4 中，您可看到带 PMOS 导通器件的 LDO 和带 NMOS 导通器件的 LDO 的压降差。带 PMOS 导通器件的 LDO 通常在零输出电流时具有非零压降值。LDO 压降的这一部分是内部参考电压的压降。
第二部分是通过导通器件的尺寸设置的压降。带 NMOS 导通器件的 LDO 具有由 VBIAS 电压提供的内部基准。因此，它没有第一部分。带 NMOS 导通器件的 LDO 压降仅通过导通器件的尺寸设置。
