PCIE

• Samtec应用漫谈 | 新VITA™93.0 QMC™标准为坚固型计算定义下一代小尺寸夹层卡

  【摘要/前言】 更小、更密、更快。 Samtec希望用这一简洁短语描述互连设计的实践趋势。这一趋势适用于数据中心、医疗设备、人工智能/机器学习、高性能计算、航空航天以及坚固型和嵌入式计算行业。摩尔定律也推动着这一理念的发展。 有人可能认为，坚固型和嵌入式计算应用不需要最小、最密或最快的互连。就数据中心224 Gbps PAM4（448 Gbps PAMx 即将推出）的前沿水平而言，这可能是正确的。

  Samtec中国

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  02/04 09:45

  PCIE XMC
• 双模PCIE总线授时板卡选型指南

  在时间同步技术体系中，PCIe总线授时卡因高带宽、低延迟、高精度的核心优势，成为金融、通信、航空航天等关键领域实现时间统一的核心硬件。相较于传统授时设备来说，PCIe总线凭借串行高速传输特性，可有效降低数据传输延迟，配合高精度授时模块，实现纳秒级时间同步，同时适配主流服务器、工控机的硬件接口，兼容性更强。本文将依托西安同步电子科技有限公司的SYN4632型PCIe时钟同步卡，从工作原理、典型应用场

  西安同步-宋

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  02/03 16:10

  PCIE 总线
• 星拓微电子推出PCIe Switch芯片

  在当今信息化社会中，PCIe（Peripheral Component Interconnect Express）总线已成为计算机硬件体系的核心支柱。然而，传统架构的物理限制日益凸显：处理器有限的PCIe通道数量难以满足多设备扩展需求，共享通道引发的资源争用更会导致延迟飙升，严重制约系统性能。为解决这一矛盾，PCIe Switch芯片应运而生。它如同数据高速公路的“智能立交桥”，通过动态流量调度机

  星拓微电子

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  01/23 15:12

  PCIE 微电子
• 英特尔亮出AI开发者“年度答卷”，百余项目进入落地快车道

  2025英特尔AI开发者优秀项目路演暨英特尔平台企业AI解决方案创新实践赛颁奖大会成功举办，Bluedot团队打造的企业级数字大脑，破解企业知识数字化与高效应用难题，荣获一等奖。期间，《2025英特尔平台开发者AI创新实践报告》重磅首发，报告整合众多开发者的实践反馈，辅以丰富真实案例与深度解析，全方位展现AI应用创新趋势与开发者群体特征，并绘出AI技术加速走向产业应用的关键节点，为行业研判前沿发展

  与非网编辑

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  01/19 07:22

  英特尔 AI应用

  
• PCIe SR-IOV虚拟化介绍

  SR-IOV（Single Root I/O Virtualization）是一种用于减少平台资源开销的IO虚拟化技术。它允许一个物理PCIe设备虚拟出多个虚拟PCIe设备，并将其直通到各个虚拟机，从而实现单个物理设备支持多个虚拟机的应用场景。SR-IOV的核心在于引入虚拟化中介（VI），如VMM或hypervisor，来管理硬件资源。通过SR-PCIM（Single Root PCI Manager）控制SR-IOV资源配置和管理，降低了硬件要求和成本。SR-IOV支持多种配置模式，包括单个PF和多个VF的组合，以及多个PF各自拥有一组VF的情况。此外，SR-IOV还提供了多种扩展能力，如地址翻译代理（TA）、地址翻译和保护表（ATPT）、地址翻译缓存（ATC）和访问控制服务（ACS），以增强系统的灵活性和性能。

  芯片架构笔记

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  2025/12/03

  PCIE SR-IOV

  
• 一文看懂PCIe ARI能力

  PCIe的ARI（Alternative Routing-ID Interpretation）特性允许在PCIe gen3中通过改变ID路由机制来增加功能数量。ARI通过移除Device Number并替换为8-bit的Function Number和Bus Number，使得单个Endpoint最多可拥有256个function。ARI适用于Upstream Port和SR-IOV设备，而不适用于Root Port、Switch Downstream Port、RCiEP和Root Complex Event Collector。ARI的使用需要注意支持ARI的设备及其控制寄存器的设置。

  芯片架构笔记

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  2025/11/29

  PCIE

  
• PCIe系统阻抗控制85还是100的验证

  本文讨论了PCIe系统中的阻抗控制问题，并通过无源仿真验证了不同阻抗配置对系统性能的影响。结果显示，调整子卡阻抗至92欧姆可以有效改善回损并增加裕量，从而解决信号完整性问题。

  一博科技

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  2025/11/21

  PCIE 阻抗
• 开发者必备，10 分钟搞定 RK3588 PCIE 拆分！

  前言：在嵌入式开发中，PCIe 接口的灵活配置直接影响设备扩展能力与性能发挥。RK3588作为旗舰芯片，其 PCIe 拆分机制更是让硬件设计与软件调试拥有了更多可能性。今天这篇技术笔记，就带大家快速吃透 RK3588 PCIE 拆分的核心逻辑、配置步骤与实战技巧，轻松上手！  一、RK3588 PCIE拆分映射关系图 PCIE的拆分机制的核心主要在于对于 PCIE PHY 的灵活拆分，并根据实际拆

  Talowe 眺望电子

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  2025/11/13

  控制器 PCIE
• 详解PCIe网络资源解耦技术

  本文介绍了基于PCIe网络的AI数据中心资源解耦方案，通过构建机架级全局地址空间实现硬件资源灵活池化，提高资源利用率并适应多样化的AI工作负载。方案利用PCIe的低延迟、高带宽和原生硬件支持特性，通过NTB和IOMMU实现跨主机资源共享和动态池化，支持多种应用场景，如AI训练集群、混合workload适配和故障冗余。然而，当前面临的主要挑战包括PCIe交换机的限制和跨机架扩展的问题。

  智能计算芯世界

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  2025/11/03

  数据中心 PCIE

  
• 一文看懂CXL RAS特性

  CXL的RAS能力基于PCIe协议，支持链路CRC和Retry、链路重训练和恢复、ECRC、Data poison、Viral等特性。CXL定义了poison和viral两种错误遏制机制，用于处理可疑数据。CXL.cache和CXL.mem的隔离可通过Link Down或事务超时触发。平台必须在启动时使能viral，以防止错误传播。维护操作包括媒体维护和测试，设备通过事件记录通知系统软件或固件。错误注入机制允许系统验证和错误处理流程。

  芯片架构笔记

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  2025/11/03

  PCIE CXL

  
• AI平台中混用PCIe 5与PCIe 6：优势、挑战及应对实践

  Astera Labs 主讲的文档聚焦于混合部署 PCIe 5 和 PCIe 6 在 AI 平台中的核心价值、设计挑战及解决方案。文档详细介绍了混合架构的优势，如即时获取 PCIe 6 带宽红利、复用现有 PCIe 5 资产、未来可扩展性以及带宽匹配优化。同时也指出了混合架构面临的三大关键设计挑战：段 ID 兼容问题、重放与排序机制冲突以及 FM/NFM 边界的性能不连续性，并提供了相应的应对策略。

  智能计算芯世界

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  2025/10/30

  PCIE AI平台

  
• PCIe max payload size总结

  在PCle总线中，有些TLP含有Data Payload，如memory写请求、memory读完成TLP等。TLP包含的Data Payload 大小与Max_Payload_Size 、Max_Read_Request_Size和RCB参数相关。下面具体介绍这些参数的使用。

  芯片架构笔记

  2430

  2025/10/21

  PCIE
• AMD技术干货｜双Zynq MPSoC PS侧PCIe高速DMA互连

  在涉及Xilinx Zynq UltraScale+ MPSoC的项目中，实现设备间高速、低延迟的数据传输往往是核心需求之一。PCIe（尤其PS侧）结合DMA（直接内存访问）正是满足这类需求的理想技术方案。

  安富利

  6113

  2025/10/15

  PCIE DMA
• 基于PCIe（XDMA）的1-32路信号采集与回放, 视频/AD/光纤/支持PR over PCIe

  基于PCIe（XDMA）的多路（1-32路）信号采集与回放子系统 多路视频、AD、光纤等信号，支持PR over PCIe 1、概述 多路信号采集与回放子系统可以实时采集1-32路视频、AD、光纤等信号，并存储到采集队列中，借助高效的硬实时数据帧出入队列管理和PCIe C2H DMA引擎，将采集到的信号帧实时传递到上位机采集缓冲区。在超带宽视频采集情况下，支持采集丢帧操作，后续视频可以正常采集。

  adrifter

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  2025/10/04

  光纤 PCIE
• 高性能PCIe 3.0软核x1~x16支持EP/RCAXI4接口内置DMA控制器适用ASICFPGA

  PCIe-AXI-Controller PCIe-AXI-Controller兼容PCI Express Base Specification Revision 3.1，实现PCIe PHY Layer，Data Link Layer以及Transaction Layer的所有功能特性，不仅内置DMA控制器，而且具备AXI4用户接口，提供一个高性能，易于使用，可定制化的PCIe-AXI互连解决方案

  adrifter

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  2025/09/25

  ASIC PCIE
• 一文看懂PCIe驱动程序的基本框架

  Linux操作系统下的设备文件主要包括字符设备、块设备和网络设备。字符设备是以字节为单位进行IO操作的设备，一般没有中间缓，IO操作直接影响设备。PCIe设备通常属于字符设备。

  芯片架构笔记

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  2025/09/22

  PCIE

  
• PCIe Gen6加速落地，泰克携手安立与澜起展示完整一致性测试方案

  PCIe总线的高吞吐量和低延迟，使得处理器与处理器之间、处理器与外围芯片之间能更高效地协同工作，这对于处理大规模的神经网络和复杂的AI模型至关重要， 是AI蓬勃发展的关键技术底座之一。 根据行业动态推测，新一代PCIe规范 - PCIe Gen6将在2025年下半年开始加速落地。 值此技术迭代的关键时期，泰克(Tektronix)和安立(Anritsu)在2025年8月26日于苏州举办的PCIe技

  与非网编辑

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  2025/09/09

  泰克 PCIE

  
• RK3588 PCIe设备识别失败？一招避坑“非法Class”陷阱

  前言：在 RK3588 平台开发过程中，你是否遇到过这样的窘境：明明 PCIe 总线上挂好了网卡模块，lspci 能识别到芯片，可驱动就是加载失败，排查半天找不到关键问题？别慌！本文将带你一步步解决这个棘手问题。  一、案例背景  使用眺望电子 RK3588核心板的PCIE20_0/1/2接口挂载裕太微yt6801芯片扩展网卡为例，看看问题到底有多棘手。 通过lspci命令查看设备状态时，能清晰看

  Talowe 眺望电子

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  2025/08/29

  PCIE
• PCI-SIG关于PCIe 信号的设计指南

  这是19年 PCI-SIG 关于PCIe 信号，在设计过程中使用中继器（Redriver&Retimer）一份资料，现在读来，还是做PCIe设计的黄金指南。 相关标准 给出PCIe3.0~5.0的整个链路各自损耗标准，以及对各部分进行划分，给出了损耗标准，如下图： 上表的这个标准来说，目前很多产品的PCIe设计都是基于此相关的标准来评估风险。 常见的高速产品比如服务器，也是基于此标准进行评

  信号完整性学习之路

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  2025/08/25

  PCIE
• EtherCAT总线网络总是改变，该如何快速适配？

  在EtherCAT主站开发中，总线控制逻辑的编写往往依赖于固定的网络配置。一旦从站位置变动，控制逻辑就得重新调整。今天，我们来探讨致远电子PCle-2E主站卡如何巧妙解决这一难题，提升开发效率。   前言 对于经常使用EtherCAT主站的工程师来说，总线控制逻辑的编写通常需要在总线网络完全确定后才能开始。然而，实际应用中，从站的位置可能会改变，或者部分从站可能会被移除，甚至部分从站可能不是全程在

  ZLG致远电子公众号

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  2025/08/23

  ethercat PCIE

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