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• PCB 差分走线为什么不能靠近板边？从模态转换、共模噪声与 EMI 解读

  本文解释了为什么高速差分信号走线不宜靠近板边缘，并通过对比板内和板边走线的阻抗、插入损耗和辐射损耗来详细阐述其原因。文章指出，板边走线因回流环境改变导致阻抗增加，且存在较高的共模噪声，易引发电磁干扰。尽管3H间距可以显著降低SCD21值，但仍需考虑加工风险，建议尽量远离板边以保证信号质量和系统稳定性。

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  09/15 14:24

  PCB布局布线 差分信号

  
• 如果链路中必须有一个阻抗不连续点，你会把它放在哪呢？

  文章探讨了高速信号链路中阻抗突变点的影响，通过实验验证了同一阻抗突变点放置在链路不同位置会导致接收端眼图性能显著变化的现象。

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  09/01 09:49

  阻抗 高速信号

  
• 探究AI大时代背景下，浸没式液冷对高速PCB走线无源特性的影响

  液冷技术在浸没式液冷环境中对微带线、连接器和AC耦合电容的阻抗产生负面影响，导致回波损耗恶化和损耗增加，进而影响信号完整性。需要在PCB设计阶段考虑冷却液介电参数，进行阻抗补偿，以应对液冷环境带来的电气性能恶化。

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  08/25 10:38

  液冷 高速PCB
• 串扰具象化！一篇文章说清楚-40dB串扰究竟是什么概念

  高速信号仿真专家黄刚解释了串扰指标的理解和转换方法，通过实际案例展示了dB值与时域噪声之间的关系，并强调了不同系统对串扰值的要求有所不同。

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  08/18 09:51

  高速信号 串扰

  
• 你信吗，MLCC集体拒焊，真相竟藏在电极内部镀层里

  SMT车间突发4小时停产事故，原因在于电容选型不当。具体表现为0805陶瓷电容电极完全不上锡，即使使用高活性助焊剂也无法解决。经过全面排查，发现不良电容与良品仅有型号尾缀不同，导致大量报废。最终确定故障根源于AD导电胶专用电容不应进入回流焊流程，应严格遵循电容应用场景和焊接工艺要求进行选型。

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  08/11 08:35

  MLCC
• 和理论对着干？线宽不同居然会影响走线延时

  文章讨论了传输线延时的影响因素，指出虽然公式表明仅介电常数影响延时，但实际上线宽也会影响延时。通过仿真数据对比表层和内层不同线宽组合的延时，发现表层延时受线宽显著影响，而内层则无明显差异。文章提出疑问，探讨线宽对内层和表层延时的不同影响机制。

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  08/04 08:57

  传输线

  
• 上下层高速线参考同一个地平面，串扰应该很大吧？

  高速信号设计中的串扰问题探讨：通过仿真验证，即使两层高速走线共用同一参考层且投影重叠，只要没有磁场交集，串扰几乎可以忽略不计。

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  07/28 08:47

  高速信号 串扰
• 线宽越大，铜箔粗糙度对损耗的影响越…

  铜箔粗糙度如何影响高速信号损耗？当信号频率较高时，阻抗主要由回路电感主导，电流趋向导体表面分布，即趋肤效应。因此，铜箔粗糙度对高频信号损耗有显著影响。不同粗糙度的铜箔（STD > RTF > VLP > HVLP）适用于不同线宽的走线，且随着线宽增加，铜箔粗糙度对损耗的影响逐渐减小。

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  07/21 08:23

  高速信号 信号损耗
• 连“残铜率”都不知道，还想控制±5%的阻抗值？

  随着板厂制程的成熟，非电镀内层走线的阻抗精度可达±5%，显著提高高速信号性能裕量。然而，实际加工中，残铜率成为影响阻抗精度的关键因素之一。残铜率是指PCB设计版图上某一层有铜区域的占比，直接影响pp厚度变化。pp在压合过程中因高温而熔化，填充走线层无铜部分，从而改变pp厚度。残铜率估算偏差会导致阻抗加工偏差，尤其对于较厚的走线层影响更为显著。因此，正确估算残铜率至关重要。 关键词：阻抗精度，残铜率，pp厚度，高速信号性能，制造误差

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  07/14 14:30

  pcb设计 高速信号
• Unbelievable！DDR5的地址时钟竟然按差分50欧姆设计

  DDR5时钟信号采用50Ω差分阻抗设计，相较于DDR4的80Ω，显著提升了信号质量和幅度，减少了反射并增强了时钟稳定性。这种设计有助于应对DDR5更高的信号速率挑战，推动内存性能进一步提升。

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  601

  07/07 09:57

  DDR5 时钟信号

  
• LPDDR5原理与优势详解：为什么高速场景必须做 SI 仿真？

  LPDDR5作为DDR5的移动定制精简版，在低功耗、带宽提升等方面表现出色，适用于手机、平板等移动设备。其优势主要体现在多Bank Group并行架构、三分离时钟设计和动态调压设计，解决了传统DDR内存的带宽瓶颈和功耗问题。然而，随着速率的提高，仿真成为必要的步骤，尤其是在超过3.2Gbps的情况下，全链路仿真和电源完整性仿真尤为重要。此外，LPDDR5还面临着信号反射、插损、回损超标等问题，需要通过全链路仿真进行验证。

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  06/30 11:05

  仿真 LPDDR5
• PCB工艺优化实战：巧用背钻解决底层烧结短路、规避微孔量产风险

  本文讲述了在PCB设计中，工程师常陷入复杂的工艺选择，如盲孔、任意阶HDI等，导致成本高昂且风险大。文章通过一个实际案例，展示了如何通过简化设计，利用成熟的基础工艺，如贯通通孔和精准背钻，来解决底层绝缘和导通的问题，最终降低成本并提高生产良率。

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  668

  06/23 08:50

  pcb设计
• 科学论证：为啥设计5mil左右的线宽“性价比”最高

  文章讨论了PCB叠层设计中的线宽选择及其对损耗的影响。通过对比不同线宽（3mil至8mil）在14GHz和28GHz频率下的损耗变化，发现5mil线宽在损耗和叠层厚度方面表现出最佳性价比。尽管并非所有项目都适用此线宽，但在无其他约束条件下，将其设定为5mil有助于提高设计的灵活性和稳定性。

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  460

  06/16 08:32

  pcb设计 叠层设计

  
• 车规级FPC线路板必须通过的核心可靠性测试与选型指南

  车规级FPC核心可靠性测试深度解析 为确保车载电子设备在复杂环境下的绝对安全，车规级FPC必须在以下三个维度完成严苛的验证： 双85高温高湿存储测试：这是评估材料吸湿性及电气性能衰减的核心指标。通常要求在85℃温度和85%相对湿度的极端条件下持续测试168小时甚至1000小时以上。该测试旨在识别长期高温高湿环境下可能出现的脱层、金属腐蚀和介质老化风险，确保高压系统具备极高的绝缘性与爬电距离稳定性。

  健翔升PCB & PCBA

  1069

  06/15 16:22

  PCBA 车规级
• 信号调制的“韬定律”：448Gbps该用PAM6还是PAM8？

  华为高速信号研究团队在DesignCon 2026上发表了关于PAM6与PAM8在448Gbps速率下的对比研究，并提出了“韬（τ）定律”，强调通过压缩信号传播、数据搬运与系统协同所需时间来提升性能。华为推出的核心技术——逻辑折叠，实现了电路模块在三维空间中的垂直布局，缩短了模块间物理距离，有效压缩信号传输时间。 华为在ISCAS 2026的主旨演讲中提出的“韬（τ）定律”，核心思想是通过压缩时间来提升性能，而非单纯依靠缩小晶体管尺寸。这一理念与PAM调制技术的演进逻辑一致，即在单位时间内塞入更多信息，符合“时间缩微”的理念。 PAM技术通过在一个符号周期内使用更多电压电平来传输更多比特，从而提高传输速率和效率。华为在DesignCon2026的技术论文中详细分析了PAM4、PAM6和PAM8在不同条件下的理论和实验表现，结果显示PAM6在综合性能上优于PAM8，尤其是在噪声、非线性等因素的影响下，PAM6表现出更高的稳定性和鲁棒性。

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  1271

  06/09 13:44

  信号调制
• 一种可以减小串扰的过孔

  高速信号TX/RX分层布线的目的是为了减小反向信号之间的串扰。合理的布线层面规划和使用背钻工艺能显著降低串扰。具体步骤包括：BGA外圈信号走线靠近布局面，内圈走线远离布局面，并在外圈过孔采用盲孔来减少串扰。此外，适当增加Z轴间距也能改善串扰情况。

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  503

  06/02 14:07

  过孔 高速信号
• Designcon文章解读 | 单通道100Gbps速率还没做，448Gbps就要来了？

  DesignCon会议上展示了大量关于400/448Gbps速率的技术进展，包括CPC、CPO、PAM6/PAM8和PCIe7.0等新技术。这些技术旨在解决高速信号在PCB上的损耗、功耗和密度等问题，推动AI和数据中心领域的发展。

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  1718

  05/26 13:09

  高速信号 单通道
• 你的主板80分，我的接口板80分，配合一起用才60分？

  文章讨论了高速信号链路设计中的回波损耗问题，指出单纯叠加插入损耗并不能准确预测级联后的回波损耗，并通过具体案例展示了不同阻抗突变点组合下的实际效果。强调在多板级联设计中，应注重整体阻抗匹配和回波损耗的合理分配，避免仅依赖单板性能评估整个系统的性能。

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  428

  05/19 13:06

  高速信号 回波损耗

  
• 一文看懂PCB GSSG结构串扰成因与旋转走线优化技巧

  本文介绍了在PCB设计中如何解决高速信号在GSG结构下的串扰问题。当信号层较多且板厚受限时，采用GSSG结构可以有效降低串扰。文中通过仿真展示了不同旋转角度对串扰的影响，并提出了一种通过旋转高速线来改善串扰的方法。这种方法在一定程度上显著降低了相邻层之间的串扰水平，从而提高了信号完整性。 关键词：PCB设计，高速信号，GSG，GSSG，串扰，旋转高速线

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  919

  05/12 11:47

  pcb设计 高速信号

  
• 厉害不？遇到电流密度超标，我第一时间就加铜厚

  本文介绍了如何通过增加电源平面层的铜厚或改变布线结构来降低电源电流密度，从而满足高速板卡设计的需求。具体案例展示了从1oz铜厚到2oz铜厚的变化，以及通过调整信号过孔扇出方式进一步降低电流密度的过程。

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  686

  04/28 15:39

  电流密度

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