PCIE

• Rambus推出集成时分复用功能的PCIe 7.0交换机IP

  采用时分复用技术，可构建高效、可扩展的PCIe互连架构，优化链路利用率，并降低系统复杂性，支持分布式AI集群和高性能计算网络的纵向扩展与横向扩展。 支持带宽扩展、低延迟及高效数据传输，适用于AI、云和HPC系统 通过智能流量复用提升链路利用率，简化架构，支持可扩展的解耦与池化计算 进一步扩展Rmbus业界领先的PCIe IP产品组合，覆盖交换机、控制器、重定时器与调试解决方案，全面支持下一代AI基

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  9小时前

  ASIC PCIE

  
• 新思科技PCIe 6.x IP：业界首个合规测试黄金级系统

  PCI Express（PCIe）作为连接高速组件与系统的主流标准，目前仍在持续演进。PCIe 标准的最新版本之一是 PCIe 6.x，带宽与能效均达到前代产品 PCIe 5.x 的两倍，为下一代数据中心、人工智能（AI）集群及高性能计算（HPC）环境开辟先河，注入全新发展动能。

  新思科技

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  04/22 11:34

  PCIE

  
• 一文详解PCIe总线4种复位

  PCIe协议定义了四种类型的复位：冷复位、暖复位、热复位和FLR复位（Function Level Reset）。前三个是PCIe规范早期版本就已经定义的，称为

  芯片架构笔记

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  04/21 09:25

  PCIE

  
• PCIe、NVLink、CXL……谁才是芯片互联界的“真·海王”？

  本文探讨了当前异构计算中的互联技术现状及其发展趋势。首先介绍了传统的PCIe标准面临的瓶颈，特别是其在高频次的数据交换和一致性需求下的不足。接着详细阐述了NVIDIA的NVLink协议如何通过点对点直连通道解决了这些问题，并展示了其在不同架构下的带宽升级路径。随后，文章引入了Intel牵头的CXL开放标准，强调其通过复用PCIe物理层和电气标准，仅在上层增加一套针对低延迟一致性的优化协议栈，从而实现了开放性和高效性的平衡。

  歪睿老哥

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  04/17 13:08

  PCIE 异构计算

  
• 一插即用！PCIe/MiniPCIe转EtherCAT从站模块来了

  PCIe-ES/MiniPCIe-ES EtherCAT从站模块支持标准协议与DC同步，具备低延迟、高可靠特性，适用于机床、机器人、AGV等工业自动化场景。模块严格遵循ETG标准，搭载专用硬件协议处理单元，支持微秒级分布式时钟同步，采用PDO与SDO双数据交互机制。支持宽温工作范围，集成ESD保护，兼容Windows/Linux系统。配合PCIe-2E/MiniPCIe-2E主站卡与ZMC6000工业PC，构成一体化EtherCAT全链路解决方案，实现高速指令下发与实时数据管控，适用于数控设备、机器人、自动化产线等场景。

  ZLG致远电子公众号

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  04/08 22:17

  ethercat PCIE
• PCIe domain和segment介绍

  PCIe Segment 是硬件层面的独立总线树，由 Root Complex 管理，地址空间隔离；PCIe Domain 是 Linux 内核为 Segment 分配的软件编号，用于区分不同 Segment。每个 Segment 对应一个 Domain 号码。PCIe 设备使用 Domain: Bus: Device. Function 唯一标识，其中 Domain 区分主机/根复合体，Bus 表示总线号，Device 和 Function 分别表示设备和功能号。

  芯片架构笔记

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  03/23 10:11

  PCIE
• conga-TCRP1 兼具高性能、卓越扩展与设计灵活性

  嵌入式和边缘计算技术领先供应商德国康佳特(congatec)宣布，其基于AMD 锐龙™ AI嵌入式P100系列的COM Express 3.1 Type 6 Compact模块conga-TCRP1进一步提升性能与可扩展性。此次新增六款搭载8、10及12核心CPU的全新版本，精准面向对灵活性与可扩展性有严苛要求的成本敏感型嵌入式设计。开发者如今可在 4 至 12 核 CPU 以及 2 至 16 个

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  03/19 10:05

  CPU PCIE

  
• 选择PCIE总线授时卡应注意事项汇总、pcie授时卡、pcie对时设备

  选择PCIe总线授时卡时，需结合授时精度需求、同步协议兼容性、硬件适配性、环境适应性等核心维度综合考量，以下是具体注意事项： 1、授时精度与同步协议 精度指标：明确场景对时间精度的要求，实验室/计量检测场景需纳秒级（ns）精度，工业自动化场景毫秒级（ms）即可。需关注卡的时间分辨率、守时精度，以及与GPS/北斗等卫星信号同步后的跟踪精度。 协议支持：根据系统架构选择支持的授时协议，如PTP（IEE

  同步天下高经理

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  02/27 11:45

  PCIE 总线
• 行业趋势类：PCIe时钟同步卡的技术演进与市场机遇

  在工业4.0加速渗透、智能交通规模铺开的当下，时间同步已从系统运行的“辅助环节”跃升为保障关键场景稳定性的“核心支柱”。无论是电力调度的微秒级指令协同，还是轨道交通的纳秒级信号响应，对时间基准的精度、可靠性与适应性都提出了前所未有的要求。传统授时方案或受限于软件校时的延迟瓶颈，或困于单一时间源的抗干扰短板，难以满足复杂工业环境的严苛需求。 一、总线技术迭代：PCIe如何重塑授时格局 随着工业控制系

  同步天下-马经理

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  02/14 12:40

  PCIE
• Samtec应用漫谈 | 新VITA™93.0 QMC™标准为坚固型计算定义下一代小尺寸夹层卡

  【摘要/前言】 更小、更密、更快。 Samtec希望用这一简洁短语描述互连设计的实践趋势。这一趋势适用于数据中心、医疗设备、人工智能/机器学习、高性能计算、航空航天以及坚固型和嵌入式计算行业。摩尔定律也推动着这一理念的发展。 有人可能认为，坚固型和嵌入式计算应用不需要最小、最密或最快的互连。就数据中心224 Gbps PAM4（448 Gbps PAMx 即将推出）的前沿水平而言，这可能是正确的。

  Samtec中国

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  02/04 09:45

  PCIE XMC
• 双模PCIE总线授时板卡选型指南

  在时间同步技术体系中，PCIe总线授时卡因高带宽、低延迟、高精度的核心优势，成为金融、通信、航空航天等关键领域实现时间统一的核心硬件。相较于传统授时设备来说，PCIe总线凭借串行高速传输特性，可有效降低数据传输延迟，配合高精度授时模块，实现纳秒级时间同步，同时适配主流服务器、工控机的硬件接口，兼容性更强。本文将依托西安同步电子科技有限公司的SYN4632型PCIe时钟同步卡，从工作原理、典型应用场

  西安同步-宋

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  02/03 16:10

  PCIE 总线
• 星拓微电子推出PCIe Switch芯片

  在当今信息化社会中，PCIe（Peripheral Component Interconnect Express）总线已成为计算机硬件体系的核心支柱。然而，传统架构的物理限制日益凸显：处理器有限的PCIe通道数量难以满足多设备扩展需求，共享通道引发的资源争用更会导致延迟飙升，严重制约系统性能。为解决这一矛盾，PCIe Switch芯片应运而生。它如同数据高速公路的“智能立交桥”，通过动态流量调度机

  星拓微电子

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  01/23 15:12

  PCIE 微电子
• 英特尔亮出AI开发者“年度答卷”，百余项目进入落地快车道

  2025英特尔AI开发者优秀项目路演暨英特尔平台企业AI解决方案创新实践赛颁奖大会成功举办，Bluedot团队打造的企业级数字大脑，破解企业知识数字化与高效应用难题，荣获一等奖。期间，《2025英特尔平台开发者AI创新实践报告》重磅首发，报告整合众多开发者的实践反馈，辅以丰富真实案例与深度解析，全方位展现AI应用创新趋势与开发者群体特征，并绘出AI技术加速走向产业应用的关键节点，为行业研判前沿发展

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  01/19 07:22

  英特尔 AI应用

  
• PCIe SR-IOV虚拟化介绍

  SR-IOV（Single Root I/O Virtualization）是一种用于减少平台资源开销的IO虚拟化技术。它允许一个物理PCIe设备虚拟出多个虚拟PCIe设备，并将其直通到各个虚拟机，从而实现单个物理设备支持多个虚拟机的应用场景。SR-IOV的核心在于引入虚拟化中介（VI），如VMM或hypervisor，来管理硬件资源。通过SR-PCIM（Single Root PCI Manager）控制SR-IOV资源配置和管理，降低了硬件要求和成本。SR-IOV支持多种配置模式，包括单个PF和多个VF的组合，以及多个PF各自拥有一组VF的情况。此外，SR-IOV还提供了多种扩展能力，如地址翻译代理（TA）、地址翻译和保护表（ATPT）、地址翻译缓存（ATC）和访问控制服务（ACS），以增强系统的灵活性和性能。

  芯片架构笔记

  2404

  2025/12/03

  PCIE SR-IOV

  
• 一文看懂PCIe ARI能力

  PCIe的ARI（Alternative Routing-ID Interpretation）特性允许在PCIe gen3中通过改变ID路由机制来增加功能数量。ARI通过移除Device Number并替换为8-bit的Function Number和Bus Number，使得单个Endpoint最多可拥有256个function。ARI适用于Upstream Port和SR-IOV设备，而不适用于Root Port、Switch Downstream Port、RCiEP和Root Complex Event Collector。ARI的使用需要注意支持ARI的设备及其控制寄存器的设置。

  芯片架构笔记

  2601

  2025/11/29

  PCIE

  
• PCIe系统阻抗控制85还是100的验证

  本文讨论了PCIe系统中的阻抗控制问题，并通过无源仿真验证了不同阻抗配置对系统性能的影响。结果显示，调整子卡阻抗至92欧姆可以有效改善回损并增加裕量，从而解决信号完整性问题。

  一博科技

  1498

  2025/11/21

  PCIE 阻抗
• 开发者必备，10 分钟搞定 RK3588 PCIE 拆分！

  前言：在嵌入式开发中，PCIe 接口的灵活配置直接影响设备扩展能力与性能发挥。RK3588作为旗舰芯片，其 PCIe 拆分机制更是让硬件设计与软件调试拥有了更多可能性。今天这篇技术笔记，就带大家快速吃透 RK3588 PCIE 拆分的核心逻辑、配置步骤与实战技巧，轻松上手！  一、RK3588 PCIE拆分映射关系图 PCIE的拆分机制的核心主要在于对于 PCIE PHY 的灵活拆分，并根据实际拆

  Talowe 眺望电子

  3070

  2025/11/13

  控制器 PCIE
• 详解PCIe网络资源解耦技术

  本文介绍了基于PCIe网络的AI数据中心资源解耦方案，通过构建机架级全局地址空间实现硬件资源灵活池化，提高资源利用率并适应多样化的AI工作负载。方案利用PCIe的低延迟、高带宽和原生硬件支持特性，通过NTB和IOMMU实现跨主机资源共享和动态池化，支持多种应用场景，如AI训练集群、混合workload适配和故障冗余。然而，当前面临的主要挑战包括PCIe交换机的限制和跨机架扩展的问题。

  智能计算芯世界

  1361

  2025/11/03

  数据中心 PCIE

  
• 一文看懂CXL RAS特性

  CXL的RAS能力基于PCIe协议，支持链路CRC和Retry、链路重训练和恢复、ECRC、Data poison、Viral等特性。CXL定义了poison和viral两种错误遏制机制，用于处理可疑数据。CXL.cache和CXL.mem的隔离可通过Link Down或事务超时触发。平台必须在启动时使能viral，以防止错误传播。维护操作包括媒体维护和测试，设备通过事件记录通知系统软件或固件。错误注入机制允许系统验证和错误处理流程。

  芯片架构笔记

  2592

  2025/11/03

  PCIE CXL

  
• AI平台中混用PCIe 5与PCIe 6：优势、挑战及应对实践

  Astera Labs 主讲的文档聚焦于混合部署 PCIe 5 和 PCIe 6 在 AI 平台中的核心价值、设计挑战及解决方案。文档详细介绍了混合架构的优势，如即时获取 PCIe 6 带宽红利、复用现有 PCIe 5 资产、未来可扩展性以及带宽匹配优化。同时也指出了混合架构面临的三大关键设计挑战：段 ID 兼容问题、重放与排序机制冲突以及 FM/NFM 边界的性能不连续性，并提供了相应的应对策略。

  智能计算芯世界

  1544

  2025/10/30

  PCIE AI平台

  

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