芯片中Dummy Gate和filler cell

Dummy Gate

在先进 CMOS 工艺里，Dummy Gate（又称 Dummy Poly、Dummy MOS）是一类“只出力、不出活”的辅助结构：它们与正常晶体管同期制作，却永远不被接入电路，看似浪费面积，却是保证 28 nm、16 nm、7 nm 乃至更先进节点能够高良率量产的核心技术之一。

1制造均匀性

化学机械抛光（CMP）要求整片晶圆上多晶硅栅极 + 有源区的图形密度保持在一个工艺窗口之内。若局部区域“空旷”，研磨垫与晶圆接触压强增大，会出现“凹陷”（dishing）或“侵蚀”（erosion），导致层间介质（ILD）厚度不均，后续接触孔与金属层可能出现开路或短路。Dummy Gate 通过在空白区域“填空”，把密度拉到规范值，显著降低 CMP 引起的形貌起伏，提升良率 。

光学邻近效应（OPE）使孤立图形在曝光后线宽变窄、圆角化严重；而密集图形则因衍射增强而线宽偏宽。对模拟/射频电路中需要亚微米级匹配的差分对、电流镜来说，几纳米的 ΔL 就能引起 1% 以上的电流漂移。在功能晶体管阵列两侧摆放 Dummy Gate，可为所有“真管”提供一致的光学环境，使每根栅极在光刻-刻蚀后的线宽、线端回拉量保持相同，从而把系统失配降到 0.1% 量级 。

2电学一致性

浅槽隔离（STI）的 SiO₂ 填充与硅衬底热膨胀系数差异大，会在有源区边缘产生数百 MPa 的侧向压应力。该应力通过压阻效应改变载流子迁移率：NMOS 驱动电流下降，PMOS 驱动电流上升，且距 STI 越近，影响越大。把 Dummy Gate 放在阵列最外侧，让其“挡”住应力峰，内部功能管处于应力均匀区，可使阈值电压 Vt 和饱和电流 Ion 的晶内散布下降 15–20% 。

高能离子注入形成深阱时，杂质会在光刻胶侧壁散射，造成阱边缘附近掺杂浓度升高，短沟道器件的 Vt 随之漂移。Dummy Gate 通过“外延”阱边界，把关键器件推到散射衰减区，从而把 WPE 引起的 ΔVt 从 30–40 mV 压缩到 10 mV 以内 。

在 3.3 V 或 2.5 V I/O 电路中，边缘晶体管因电场集中更容易出现热载流子注入（HCI）或负偏置温度不稳定性（NBTI）退化。Dummy Gate 作为“牺牲墙”分担尖端电场，使阵列内各管老化速率趋于一致，延长产品寿命 。

3信号完整性

模拟、射频及高速 SerDes 电路对衬底噪声和侧壁耦合极端敏感。把 Dummy Gate 的源/漏与衬底接地后，可形成垂直方向的“法拉第墙”，对 1–10 GHz 的衬底噪声产生 10–20 dB 的衰减；同时，Dummy Poly 与上层 Dummy Metal 相连，可切断邻近信号线间的边缘电容，把串扰降低 5–8% 。在 ADC、PLL、LNA 等模块外围布一圈接地 Dummy，已被业界证明可将相位噪声改善 1–2 dB，有效位数（ENOB）提升 0.3–0.5 bit。

4机械与热可靠性

晶圆边缘往往因图形稀疏而在 CVD、PVD 过程中沉积速率偏高，导致膜应力不对称，最终产生 50–100 µm 的翘曲。Dummy Gate 在切割道与边缘区域形成“伪密集”图形，可把应力梯度拉平，使翘曲量下降 30% 以上，有利于后续曝光机台的对焦与套刻 。

芯片边缘 50–100 µm 区域在划片时易出现崩边、微裂纹。Dummy Gate 与下方 STI、上方金属堆叠形成“加强筋”，可把崩边概率从 0.3% 降到 0.05%，提高封装良率 。

高功耗 GPU、AI 芯片局部热点温差可达 20 °C。Dummy Gate 作为额外热容，与金属 Dummy Fill 一起把峰值热流密度削平，使红外热点面积缩小 10–15%，为后端散热器争取余量 。

5潜在代价与优化策略

7 nm 以下每 100 k 门约需 2–3% 额外面积，但通过“共享 Dummy”技术（让电源/地栅兼做 Dummy）可压缩到 1% 以内。

Dummy 接地引入边缘电容，会使门级延迟增加 0.5–1%。采用“部分浮空”或“反向偏置”方案，可把增量降到 0.2% 以下 。

Dummy MOS 的栅氧与结泄漏若不做处理，会在高温下贡献 1–2% 的待机电流。将其源漏与阱区同电位并关闭阱偏，可把泄漏降到可忽略水平。

Filler cell

在数字芯片物理实现阶段，版图常常会出现“空地”——标准单元行未被逻辑占满，或硬核宏单元之间留下狭长缝隙。若直接把这些区域留空，晶圆厂在刻蚀、离子注入、CMP 等工序中会因“图形密度失衡”带来一系列制造与电学问题。Filler Cell（填充单元）正是为堵住这些漏洞而专门设计的“哑元”，它们没有任何逻辑功能，却在后端流程中发挥四大核心作用。

1维持阱与注入层的连续性

标准单元内部本身含有 N-well、P-well、NW、PW 等掺杂区，当相邻单元之间出现空隙时，这些区域会被截断，导致阱电阻升高，容易诱发闩锁（Latch-up）。Filler Cell 在空白处把扩散层“接龙”起来，形成连续阱区，使衬底电位均匀，降低寄生双极晶体管增益，从根本上抑制闩锁风险 。

2保证电源/地网格的电气完整性

Filler Cell 的核心骨架是纵向走的 VDD/VSS 金属条，它们与上下单元的电源轨道自动对齐并接触，形成一条低阻走廊。这样即使某区域逻辑稀疏，也不会出现“电源孤岛”，显著降低动态压降（IR-drop）和地弹（ground bounce），为同时翻转的大电流提供即时电荷，间接提升时序裕量 。

3满足DRC密度规则，提高制造良率

现代 DRC deck 规定：有源区、多晶硅、阱区都必须在 30–50 µm 范围内出现一次，以避免“过度刻蚀”或“离子注入散射”造成边缘器件阈值漂移。Filler Cell 按规则自动插满空白，使全芯片密度曲线平滑，减少局部 variation，提高 SRAM 位单元、电流镜等匹配结构的良率 。

4提供附加功能：去耦、天线、ESD

部分 Filler 内部栅氧接成 MOS-C，可贡献 1–2 fF/µm² 的旁路电容，吸收高频噪声，降低电源纹波 5–8% 。

在顶层金属直接连接栅极的长线网附近插入带二极管的 Filler，可在等离子体刻蚀阶段泄放累积电荷，避免栅氧击穿 。

规则排列的 Filler 形成等势面，使 ESD 电流分布均匀，HBM 耐压提升 0.5 kV 。

5面积与代价

28 nm 以下节点，Filler 面积约占全芯片 1–2%；通过“电源条共享 + 去耦合并”技术，可将增量控制在 1% 以内，对整体功耗影响 <0.3%，却换来良率提升 3–5%，性价比极高 。

加入星球，共话芯语