芯耀
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最近在研究工艺库，做一些记录。
1ssg和ssgnp的区别？
SSG 与 SSGNP 单元库本质上描述的是同一组“Slow-NMOS / Slow-PMOS”全局工艺角，但后者在统计模型上再做了一级“悲观度削减”，核心差别只有一点：
SSGNP 把 NMOS 与 PMOS 的全局偏差当作部分独立的随机变量，利用两者对电路延时“一快一慢可抵消”的统计特性，把原先 3σ 的 Global 偏差放宽到约 2.5σ，从而得到比 SSG 更紧凑的延时分布。
2hm_lvf_p_ccs.lib.gz中各个字段的含义？
Hm：猜测是Hold-Margin 的缩写，表示该库在时序上已内置了额外的 hold 余量，专门用来做 hold 签收或 sign-off 阶段的悲观分析。
Lvf:LVF（Liberty Variation Format）是POCV中把“每个标准单元延迟的统计参数”直接写进 .lib 表格的载体。
CCS:Composite Current Source ,CCS 复合电流源模型。
P：代表pessimistic（悲观）角，如上图中的SSGNP悲观角。
3lvf_p_ccs.lib.gz和lvf_raw_p_ccs.lib.gz的区别？
lvf_p_ccs.lib 与 lvf_raw_p_ccs.lib 的唯一差别就是 “是否已做 on-chip-variation 降悲观处理”。lvf_p_ccs.lib 是“已做完 foundry 官方降悲观”的签收库；lvf_raw_p_ccs.lib 是 “未降悲观”的原始库，留给用户自己加 derate。
4有多少种VT？HVT、UHVT、SVT、RVT、LVT、LVTLL、ULVT、ULVTLL、ELVT、SLVT含义？
ELVT（Extremely-LVT）：阈值最低，速度最快，漏电最大；只用于 CPU/GPU 的终极关键路径。
ULVT（Ultra-LVT）性能仅次于 eLVT，仍属“极速档”，漏电高，面积略大。
SLVT（Super-LVT）：速度比 LVT 再快一阶，漏电继续增加；部分 foundry 把 SLVT 与 ULVT 合并命名。
LVT（Low-Vt）：传统“低阈值”，时序紧张路径的主力；速度高，漏电明显高于 SVT。
SVT / RVT（Standard / Regular-Vt）：默认中等阈值，平衡性能与功耗；非关键路径首选。
HVT（High-Vt）：阈值最高，速度最慢，漏电最低；用于宽松时序、低漏电区块 。
LVTLL： 就是“漏电流优化版”的 LVT，用稍多一点面积和成本换来显著降低的静态功耗。
5单元库按单元类型分类？Base、mb、eco、hpk、pmk、rklo、IP、IO库的含义？
Base：基础功能单元库。
Mb：multi-bit的时序器件库。
Eco：该库专为 Engineering Change Order 服务，俗称 ECO 单元库，把面积最小、驱动最弱、可灵活塞入已固化布局的“补丁级”单元单独打包成库，供后端在 sign-off 之后只做 局部金属层修改 就能完成逻辑补丁，从而避免大面积重绕线与重流片。几乎都是 NAND2、NOR2、INVX1、BUFX1、DFFHQX1 等“最小驱动强度”版本，面积 ≤ 1×1 倍单位单元，不含或只含单层金属绕线，方便在已布图的空隙里“塞砖”。ECO 单元跟 base 库里的功能单元 一一对应，但晶体管尺寸更小、引脚位置更简化。
Hpk：“High-Performance Kit” 的缩写，对应一套 “高性能扩展单元库”。与基础库（base library）配套，提供 更丰富、更高速度的单元种类（多驱动强度、复杂组合、特殊触发器），让综合工具有更大映射空间，用来提升PPA。
Pmk：Power Management Kit（功耗管理套件）的缩写，是一套与基础标准单元库并列、专门用来实现 多电压、电源门控、低功耗设计 的附加库。包含常开单元（Always-On cell）、电源门控开关（Power-Gating Switch / Header/Footer）、隔离单元（Isolation）、电平转换单元（Level-Shifter）、保持寄存器（Retention Flip-Flop）等。另外PMK中一般还自带单独的专用的filler cell 和 endcap。普通 filler 只有一条 VDD/VSS，插进去后会把关断域的 row 与常开域的电源硬连在一起，导致 关不断；PMK filler 内部做了 双电源环（VDD-Gated / VDD-Always-On 与 VSS） 的金属走线，只把同网 rail 接通，异网保持开路，从而 维持电源岛完整性。关断域最外一行 std-cell 既是“阱边缘”又是“电源切换边界”，base endcap 只能解决阱连续，却不能给出 电源隔离沟道；PMK endcap（常叫 boundary cell）在 base 功能之外再内置 NWELL 隔离环、偏置 tap 和备用 MOS-cap，一步完成 阱封闭 + 隔离 + 去耦，避免版图阶段再叠一堆零散物理单元 。
RKLO: Retention Kit – Leakage Option, 用 最低漏电的保持寄存器/锁存器 替代 base 库里的普通时序单元，让电源门控域在 断电状态下仍能把状态留住，同时把漏电压到工艺极限。与 PMK 库里的 Power-Gating Switch 配套：开关把 VDD-Gated 断掉后，RKLO 单元靠 常开电源 VDD-RET 继续保存状态。
IP/IO：工艺库中会自带一些小型的IP和IO，例如PLL等基础模拟 IP、SRAMD等存储IP、普通 GPIO、LDO等。
6 bwph210l6p57cnod中各个字符含义？
Bwp:Body-Well-Profile / tap-less 架构，即“无衬底接触行内 tap”的单元结构。
H210：沟道长度（Drawn Gate Length）代码，210 → 21 nm 左右，用于区分同节点下的不同性能-漏电折中。
l6：6-track 单元高度（6T），数字越大轨道越多、面积越小但绕线资源少。
p51：Poly Pitch 代码，51 → 51 nm contacted-poly pitch。Poly Pitch是相邻两条可用栅极（poly）中心线之间的最小距离”，数值上 = 栅极线宽（CD）+ 同层最小间距（spacing）。因为 FinFET/GAA 时代沟道长度本身已缩无可缩，foundry 改用 contacted-poly-pitch（CPP） 作为衡量工艺密度的核心指标之一，与 fin pitch、metal pitch 并列。
C：Common-Poly-Dummy 选项，表示在 OD 边缘使用连续 poly dummy，提高制程均匀性。
No：No-OD-Shift 规则标记，即 active-area 不额外偏移，用于与 denser rule 区分。
D：Double-diffusion-break / dual-edge seal，指单元两端采用双扩散隔离，增强阱隔离与闩锁能力。
7falt OCV、AOCV、POSV随工艺节点的演进历史？
我看到的是：40以上是falt ocv，12以上是aocv，12以下是pocv。
8 AOCV表中0pct/5pct/10pct的含义?
对应芯片制造中delay variation的统计置信度，决定derate因子的悲观程度，核心区别如下。
0pct：最悲观，取工艺波动的极限边界值，几乎覆盖所有极端情况，用于关键路径/签核兜底。
5pct：常用量产标准，覆盖95%正常工艺波动，平衡悲观度与设计收敛性。
10pct：较乐观，覆盖90%波动，多用于早期设计迭代或非关键路径，加速时序收敛。
9base.lef和par.lef的区别?
Par.lef 中是Abutment Placement Constraints ，就是abut rule。观察发现是7以下采用。在 7 nm 及以下节点，“abut rule LEF” 被单独抽出来，根本原因是：双重/多重图形（DPT/SAQP）+ 单向栅极/金属 + 亚纳米级套刻误差 把“两个单元拼在一起”这件事从简单的几何检查，变成了光刻-套刻-着色-CD 均匀性 的复合制造难题。LEF 里额外写一套 abut rule，就是提前把“哪些单元可以肩并肩、怎么肩并肩”做成签核级约束，让工具在布局阶段就避开所有可能导致显影错位、线宽失配、套刻失败 的拼接方式，省得等到 PV 阶段才爆炸式报 DRC。
10 CPODE层的含义？
CPODE 并不是一张独立的“芯片层”，而是一种局部版图规则/辅助图形，全称为 Common Poly On Diffusion Edge（连续多晶硅栅位于扩散区边缘）。它在工艺文件里表现为一层标记层（mark-layer），通常与 Poly 层同时生成，用于告诉 OPC/光刻机：“这里需要放一段虚拟栅极（dummy poly）横跨两个相邻单元的 OD 边缘，并且这两段 poly 可以共用一条切割线”。传统方案每个单元都要在 OD 边缘留一条“隔离 poly+切割”，CPODE 让相邻单元共用一段 dummy poly 及其切割缝，可把单元间间距压掉 ~18 %，逻辑密度相应提升。
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