工艺库研究之40nm单元库中有哪些layer

在 40 nm 节点的主流低功耗（40LP）平台里，通常出现以下物理层（按掩模/用途分类，GDS 层号各厂略有差异，但命名一致）。

本文没有官方参考资料，内容仅供参考。

40 nm 工艺中可能的工艺层是：PO、VTUL、VTL、VTH、CO、M1、VIA1、M2、VIA2、M3、VIA3、M4、VIA4、M5、VIA5 、M6、VIA6、M7、RV、RDL、AP、OVERLAP、bump等。

PO层

在 40 nm 及更先进节点的单元库里，PO 层（也常写作 POLY、PO1）就是 多晶硅栅极（Poly-Silicon Gate）层，也叫“栅条层”。它是 CMOS 工艺里定义栅极几何形状与位置的核心掩模层，直接影响沟道长度、驱动电流和阈值电压，因此所有标准单元的“宽度”都按 PO 的节距（poly pitch）来量化。材料：重掺磷/硼的多晶硅，或 TiN/Hf 金属栅（40 nm 起已普遍金属栅，仍沿用 PO 名称）。位置：横跨有源区（OD）形成 MOS 栅，同时在 OD 外延伸形成栅极布线“head”。

VTUL和VTL层

在单元库语境里出现的 VTL（有时写作 VTL_N / VTL_P）并不是一张独立的“几何层”，而是 “阈值电压注入层” 的代号，功能与 NP/PP 类似，但专门用于 低阈值（Low-Vt）器件 的沟道掺杂。VTL 层 = 低阈值电压版“注入掩模”，用来在沟道区额外掺入杂质，把 Vt 压低 ≈ 100 mV，从而做出 LVT（Low-Vt）单元。VTL 层就是“低阈值注入掩模”，在单元库里用来区分 LVT 与 SVT/HVT 版本，不是导电层，而是决定沟道掺杂、进而决定速度与漏电的关键工艺层。

VTUL层和VTL层类似，用于定义 超低阈值电压器件（ULVT），阈值电压比 LVT 更低，速度更快，漏电也更高。

VTH层

VTH 层（通常写作 VTH_N / VTH_P）并不是一张“导电层”，与 NP/PP 一样，是一张 离子注入掩模；只在 HVT 单元 的 GDS 中出现；LVT/ULVT 单元无此层。VTH 层就是“高阈值注入掩模”，在单元库里用来生成 HVT 单元，不是导线，而是决定沟道掺杂、进而决定漏电最低的关键工艺层。

CO层

在单元库里，CO 层（Contact Via，接触孔）是钨塞（W-plug）层，用来实现：有源区（OD） ↔多晶硅栅（PO） ↔ 金属1 的垂直电连接。CO 是第一层通孔，也是唯一同时接触硅和poly的孔。材料：CVD 钨（W），上下衬 Ti/TiN 粘合/阻挡层。尺寸：40 nm 节点典型 0.14 µm × 0.14 µm，深度 ~0.18 µm。位置：落在 OD（源/漏）或 PO（栅）上，顶端与 M1 底面齐平。pin 必须落在 M1 可访问区域，即 CO 上方必须有 M1 图形；若 M1 走线过密导致 CO 无法放置，会报 “CO coverage” DRC；天线效应检查把 CO 面积视为 栅氧暴露面积，与金属面积比需小于规则阈值。

M1-M7层

M1层（Metal-1）是第一层铜互连，也是标准单元内部 pin 与电源轨的唯一引出层，所有单元输入/输出 pin、VSS/VDD 轨道都必须在 M1 上完成可访问接口。由于 M1 方向固定（H），工具在单元行内只能水平走线，垂直段需借助 M2；若 M1 资源被单元电源轨占满，可能阻塞 pin 访问，需要 track 预留或 局部单元旋转；天线规则：M1 面积 + CO 面积共同参与 栅氧暴露面积 计算，超标需插入二极管或跳层。M1 层就是“单元的第一层铜”，最密、最薄、只能横走，是所有 pin 和电源轨的‘家门口’，单元能否被顺利接入全靠它。

在单元库/物理规则中，M7层（Metal-7）属于“厚铜、大pitch、电源分配层”，与 M1-M6 的“细线短距”角色完全不同。M7 是第一条宽pitch、低电阻的“电源主干道”，专为降低IR-Drop、连接电源IO-Pad而设，通常不参与标准单元内部布线。M7层就是“电源主干道”：比M6厚4×、电阻低5×、pitch大6×，专为降低IR-Drop、连接电源Pad而设，是数字SoC电源分配网络（PDN）里第一条真正意义上的“粗线”层。

VIA1-VIA6层

在单元库/tech-lef 里，VIA1（也常写作 V1）是 连接 M1 ↔ M2 的第一代铜通孔层，也是所有信号路径“爬升到更高金属层”时必须经过的第一道“楼梯”。VIA1 就是“M1 与 M2 之间的铜塞”，没有它，任何信号都无法离开标准单元的第一层铜。材料：铜 + Ta/TaN 阻挡层 + 氮化硅帽层。形状：正方形或圆角矩形“塞子”，40 nm 典型尺寸 0.14 µm × 0.14 µm。深度：≈ 0.35 µm（M1-M2 间介电厚度）。VIA1 层就是“M1↔M2 的铜塞”，是信号/电源离开单元第一层铜的必经之路，电阻、阵列数、包覆规则直接决定局部连线可靠性与 IR-Drop。

在单元库/tech-lef 里，VIA6（简称 V6）是 连接 M6 ↔ M7 的铜通孔层，也是“细线世界”到“厚铜世界”的最后一道楼梯。VIA6 层就是“M6↔M7 的铜塞”，面积比 V1 大 4 倍、电阻小 50 倍，VIA6 把电流/信号从高密度、薄电阻的 M6 转接到低电阻、大 pitch 的 M7，是电源网格升层与全局时钟爬坡的关键孔。

RV层

在单元库/tech-lef 中出现的 RV 层（Redistribution Via）是 RDL（重新分布层）流程里的“铜柱通孔”，作用是把 顶层铝焊盘（PAD） 的信号/电源 引到更上层的聚合物金属（RDL），实现 flip-chip 或 WLCSP 封装所需的 大面积、高电流、低密度重布线。材料：铜柱（Cu-pillar），高度 5–15 µm，直径 10–30 µm形状：圆柱或圆角方形，远大于普通 VIA（>100× 面积）。位置：落在顶层铝 PAD 开口内，顶端连接 RDL 铜线。

RDL层

在标准单元库里出现的“RDL 层”并不是指 2.5D/3D 封装时再布线（Redistribution Layer）那张厚铝，而是 90 nm 及以下铜工艺里，为了把顶层铜 pad 接到封装引脚，额外加的一层“厚铝/铝铜”金属。工艺厂在 techfile 里把它命名为 RDL（Redistribution Layer）或 TM（Top Metal）、ALR（Al Redistribution）等，但在单元库里它仍然是一张 掩模层，属性跟普通金属层完全一样，只是线宽/间距放得更大，并允许跨越整个单元边界。单元库里的 RDL 层就是“顶层再布线金属”的定义，std cell 不用，IO/pad 才用，APR 阶段只要保证顶层电源条用到这层即可。

AP层

Antenna-Purpose（天线效应防护）注入/标记层，用于标识哪些区域 允许放置天线二极管 或 必须保留天线规则所要求的“电荷泄放区”。在数字后端/标准单元库语境里，Antenna Purpose 层并不是指“天线”本身，而是专门用来做天线效应（Antenna Effect）检查与修复的一层“虚拟图形”或“标记层”。在单元库里，工艺厂会把专门用于泄放电荷的反偏二极管（antenna diode）做成一个标准单元，并在 LEF/LEF+GDS 里给它指定一张“Antenna Purpose”层。这张层不会真正拿去流片，只是告诉 APR 工具：该单元可以被当作 antenna cell 插入；该单元内部已包含有效的泄放路径，天线计算时可以当作“safe node” 处理。在 Abstract 提取或阶段，工具会读入这一层的几何，然后输出 antenna area、antenna diode 连接关系等信息，供后续 antenna rule 检查。

OVERLAP层

在标准单元库里看到的 OVERLAP 层并不是一张真正的掩模层，而是一张 “虚拟标记层”（marker layer），只服务于 抽象提取（Abstract）和 LEF 视图，对制造毫无影响。告诉 APR 工具“这一块几何是单元内部必须保持完整的区域，任何外部走线、过孔或 blockage 都不允许压进来”。单元版图里有些 横跨多层的敏感结构（例如 SRAM 的 bit-cell、高速差分对、antenna diode、ESD 器件），如果只靠每层单独的 OBS 层去画，工具很难一眼看出“这些层必须同时被保护”。工艺厂或 IP 提供商就在 GDS 里额外画一个 OVERLAP 多边形，覆盖整个敏感区；在导出 LEF 时，把这一层转成 OVERLAP 类型的 OBS 语句。APR 工具读到 OVERLAP OBS 后，在所有金属层、cut 层都自动生成相同大小的硬 blockage，从而保证外部绕线、via 不会压到这些敏感区域。

bump 层

在标准单元库里出现的 bump 层（有时叫 UBM、C4BUMP、BUMP_PAD 等）并不是让单元本身去“长”焊球，而是给 flip-chip IO/pad 库 提供一个“焊球落点”参考。在 LEF 里声明一个“禁区”几何，告诉 APR 工具：这一片 80 µm×80 µm（或工艺规定尺寸）的区域 只能放焊球，不能放任何走线/过孔，避免短路。在 GDS 里画一个“对齐标记”图形，封装厂导入后，用这张层来 对准焊球 mask，保证焊球正好落在铜 pad 中心。

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