soc top partition方法学其二

本文是研究和记录。

五、电源协同

1.子模块的顶层的PG对齐

在 SoC 做 top-level partition 时，让各分区的 Power Grid（PG）“对齐”核心只有三件事：  1) 网格参数一致；2) 边界接口可复制；3) 迭代位移 ≤ 几 µm。

先定“全局网格规律”  。在 top 层就把金属层、线宽/间距、stripes 周期（pitch）写死，然后强制所有分区（hard 或 soft macro）用同一套参数画内部 PG。只要周期相同，即使局部起点差一两个 pitch，也能通过整体 floorplan ±2-3 µm 的微调完成“盲插”式对接，保证电流能无缝流进/流出 macro。

把网格“预装”到 block LEF 。在 partition 级就把 PG stripes 做成 OBS/PI 层信息写进 LEF，top 在 place 时能看到这些“虚拟 stripes”，工具会自动把 top PG 拉过来对齐，不需手工一次次量尺子。

留“feed-through”通道 。如果某分区内部要做 power-gating，PG 会被 switch 截断，这时要在 macro 四周或顶部预留不被关断的“电源桥”金属，让相邻分区的 core grid 可以飞越它，保持连续性，否则 IR-drop 会暴涨。

3D/混合键合场景再加“TSV/Bond-pad”对齐检查。对 3D IC 或 hybrid-bonding 多 die 方案，分区边界上的 TSV/bond-pad 阵列必须在上下 die 的 floorplan 里同时锁定坐标，否则叠片时会出现“stripes 对不上”的问题；工具流程里通常单独开一层“alignment marker”层做 DRC。

最后用“整体 IR-drop＋EM”闭环 。分区对齐后跑一张 full-chip 带向量的功耗分析，检查跨边界节点的压降和电流密度，如果某段 stripes 电流过大，就局部加宽或加密 pitch，再回到分区里改 LEF，一般 1-2 轮即可收敛。

2.低功耗特殊单元

Power-Switch：按“头串尾并”放两排，间距 1 × row-height。Isolation/Retention：靠近分区边界放，减少关断后漂电影响。Level-Shifter：跨电压域信号 100 % 覆盖，放在驱动侧  。

六、引脚分配（Pin-Assignment）

早期全局布线 ，得到跨区 net 拓扑 。 按 timing-criticality 排序，先放时钟/高速总线 。再布地址/控制，最后布测试信号  。全局时钟引脚 靠近芯片中心，减少时钟偏斜(Clock Skew)。复位引脚 临近考虑POR(上电复位)电路放置。测试时钟与功能时钟分离，便于DFT隔离。时钟域边界明确划分CDC(Clock Domain Crossing)区域。时序关键引脚，靠近对应partition内部逻辑，减少线延迟。异步接口，明确标识无需时序约束的引脚组。敏感模拟引脚，远离数字开关信号。aggressor/victim 分组，高速信号与敏感信号间插入GND shielding引脚。

多电压域(Multi-Voltage)引脚分离：不同电压域的IO需物理隔离，避免串扰。电源序列(Power Sequencing)相关引脚：确保上电/下电顺序控制引脚位于可靠区域。隔离单元(Isolation Cell)位置：跨电源域的信号引脚需预留隔离单元插入位置。

Bump Ball Map对齐，Flip-chip设计中，顶层partition的引脚需与封装bump一一对应。逃逸布线(Escape Routing)，确保引脚排列支持封装层的高效走线。芯片朝向(Chip Orientation)：与封装基板设计协商确定0度基准。

高功耗IO分散布局，避免局部热点。ESD保护环(ESD Guard Ring)：IO引脚周围预留保护结构空间。应力敏感引脚：远离芯片应力集中区域（如角落）。

JTAG引脚，TCK/TMS/TDI/TDO/TRST需专用且易访问的位置。测试模式引脚，考虑多模式测试（BIST、边界扫描、封装测试）。Wrapper Chain设计，每个partition的IO需支持wrapper cell插入。隔离测试引脚，确保partition间互连可独立测试。

AMBA/NoC接口，AXI/ACE/CHI等总线位宽与时序要求决定引脚分组。Cache一致性，Snoop相关信号需低延迟路径。

多芯片集成(Chiplet/2.5D/3D)。硅中介层(Interposer)走线，微凸块(uBump)布局与顶层metal规划协同。PHY位置，UCIe/BoW等接口PHY需紧邻partition边界。

七、ECO 与工程变更

把 ECO 锁在单个 partition 是降低 mask 成本的最有效手段；Abstract + Interface Timing 是顶层与分区间的唯一契约，ECO 后必须同步更新；Metal-Only + Spare-Cell 是 Post-Mask 阶段保命策略，需在 partition 初期就预置；Cross-partition STA 一定做，防止“局部优化、全局翻船”。 若 IR-drop 超标，可在顶层加宽 stripe，子模块 PG 已对齐，无需改动，只需重新 sroute  。

延伸阅读：soc top partition方法学其一