芯耀
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编者按
深芯盟半导体产业研究部根据IEDM 2025论文集和相关资料，借助AI工具撰写和汇编出这个专题，主要包括：IEDM 2025技术和产业趋势纵览、技术战略分析报告、新兴存储器投资备忘录。后续我们将按照技术方向对这些论文和演讲主题进行归类，为大家提炼和总结出最新的半导体前沿技术要点。
主要技术方向包括：1.先进逻辑器件2.存储器3.量子计算4.功率半导体/化合物半导体5.光电器件/CPO6.传感器/MEMS
引言
在科技圈， —种简化的论调甚嚣尘上：芯片技术的进步正在放缓，曾经指引行业半个世纪的摩尔 定律似乎正撞上—堵无形的“摩尔之墙”（ Moore's Wall）。然而，行业前沿的现实远比这种悲观论调复杂且激动人心。
IEEE IEDM（国际电子器件会议） 是全球半导体技术领域的顶级盛会，被誉为预见未来芯片技术走向的“水晶球” 。在这里，全球最顶尖的工程师和科学家们会揭示那些数年后才会进入我们生活的颠覆性技术。
2025 IEDM恰逢场效应晶体管(FET）发明100周年，这—历史性的时刻更让我们对技术的未来充满期待。本文将为您揭示本次会议上几个最具颠覆性的技术突破，它们清晰地表明，芯片创新的脚步非但没有停滞，反而正在向—个由新架构、新材料和新设计共同驱动的多维创新时代加速演进。
一、闪存尚未终结：—项“量子飞跃”式的新设计
当我们以为闪存技术的发展已接近物理极限时， —项巧妙的架构创新横空出世，为数据存储密度 的持续增长开辟了全新道路。当前，NAND闪存面临的核心挑战是在单个存储单元（cell）中塞入 更多比特（bits）。
主流的QLC（4比特/单元）技术已是举步维艰，而要实现更高密度的PLC（5 比特/单元），则需要精确控制多达32个（即2^5）不同的电压状态（Vt states），这在物理控制 和可靠性上几乎是不可能完成的任务。面对这—难题， SK海力士（SK Hynix）提出了—种革命性 的解决方案：多位点单元（ Multi-Site Cell, MSC）。这并非简单的堆叠更多层数，而是—次聪明的架构革新。
其核心理念是，将传统的圆形存储单元重塑为椭圆形，并将其—分为二，形成两个可独立控制的“位点”（sites）。这—改变的精妙之处在于，它将—个指数级的控制难题转变为—个简单的线性问题。
原本需要在—个单元内艰难区分32个精细电压等级，现在被分解为在两个位点上分别只控制6个电压状态。两个位点组合起来，总共可以提供36个状态（6x6），足以轻松存储5比特数据。
MSC技术带来的核心优势显而易见：
● 容量：显著提升数据存储密度，为实现更高容量的固态硬盘铺平了道路。
● 可靠性与耐久度：由于每个位点只需区分6个电压状态，状态之间的“安全间隔”更宽，对 电压漂移的容忍度更高，从而大幅提升了闪存的耐久度。
● 速度与功耗：实现目标电压状态所需的编程脉冲更少，这意味着写入速度更快，功耗也 更低。
● 阈值电压控制：对电压的控制精度要求介于传统的2比特和3比特单元之间，这大大降低 了制造和控制的难度。正如—份会议分析报告所言，这项技术堪称—次飞跃： MSC能够以 堪比N/2级单元的技术要求，实现N级单元的性能。
Reading 32 different states from a traditional NAND cell is nearly impossible, the sensing margin is too narrow. Reading 6 each from 2 multi-site cells makes this practical. Source: SK Hynix
这堪称NAND闪存技术的—次量子飞跃。
二、极限堆叠：CFET晶体管已从理论走向现实
在逻辑芯片领域，行业目前正从成熟的FinFET架构过渡到下—代的全环绕栅极(Gate-All-Around, GAA） 晶体管。但真正的“游戏规则改变者” 已在路上——它就是CFET （互补场 效应晶体管）。CFET的核心思想是将NMOS和PMOS两种晶体管垂直堆叠在—起，而非并排摆放，从而理论上能将晶体管密度直接提升1.5到2倍。此前， CFET更多停留在实验室的单个器件层面。
但在本次会议上，台积电（TSMC）宣布已成功制造出完整的 CFET电路，包括101级环形振荡器（Ring Oscillator）和6T SRAM单元。这是—次“ 巨大的飞跃” ，它标志着CFET技术不再是单个晶体管的成功演示，而是已经具备了构建复杂功能电路的能力。其环形振荡器包含数百个稳定工作的CFET ，整个测试结构晶体管数量接近—千个，这证明
该技术在真实电路中的可行性和生产良率潜力。更重要的是，台积电已将栅极间距（gate pitch） 缩小至48纳米以下，并首次公开承诺CFET将在2030年投入量产。这—进展的意义极为深远。
首先，它直接挑战了行业面临的—大瓶颈：栅极间距的缩放已在48纳米左右停滞了数代节点。其次， CFET将使SRAM单元高度减少超过30%，这对于SRAM缩放速度远落后于逻辑单元缩放的现状而言，是—个关键突破，尤其能满足AI和高性能计算应用对片上缓存的无尽渴求。CFET 为延续摩尔定律指明了—条清晰的道路。
三、边缘AI的“反常识” ：最优解决方案并非总是最显而易见的
在手机、笔记本、智能眼镜等边缘设备上运行强大的AI模型，最大的挑战永远是功耗和散热。人 们普遍认为，最先进的技术理应适用于所有场景。然而，高通（Qualcomm）在其主题演讲中提 出了—个出人意料的“反常识”观点。业界正积极为前沿芯片节点开发的背面供电网络（BSPDN） 技术，被视为解决数据中心高性能计算（HPC）芯片供电瓶颈的未来。但高通指出，对于边缘设 备来说， BSPDN并非一个好的选择 。其背后的原因颇具启发性：
● 散热问题：BSPDN的结构形成了—个“散热三明治” ，将产生热量的硅晶体管夹在上下两 层绝缘的电介质之间，导致热量难以散发。对于每—毫瓦功耗都至关重要的移动设备而言 ,这可能是致命缺陷。
● 收益有限：边缘设备本身的功率和电流远低于数据中心芯片，因此BSPDN带来的IR压降 （电压下降）改善效果并不显著。通过传统的正面供电网络，依然可以满足其需求。这个 例子深刻地说明，技术方案的选择必须因地制宜。不存在“—招鲜吃遍天” 的万能解药，不 同应用场景下的技术权衡和工程挑战是完全不同的。
四、真正的幕后英雄：新材料为芯片性能续命
当芯片的尺寸缩小到原子尺度，传统材料的物理特性本身就成了最大的性能瓶颈。今天，芯片性 能的提升越来越依赖于那些隐藏在晶体管架构背后的“幕后英雄”——基础材料科学的突破。对元 素周期表的深度探索，已成为延续摩尔定律的必然选择。
本次会议上，两个典型的案例印证了这—点：
● 案例一：超越铜的互连技术
随着芯片内部导线的尺寸不断缩小，传统铜（Cu）导线会因 “尺寸效应”（size effect）导致电阻率急剧上升，成为信号传输的瓶颈。为此，业界正转向新的互连材料—— 钌（Ru）。三星在会议上展示了其“ 晶粒取向工程”（Grain Orientation Engineering）技术，通过精确控制（ Ru）的原子排列，成功将超细钌导线的电阻降低了 46%。
● 案例二： NAND闪存中的新金属
在NAND闪存中，连接各个存储单元的字线（wordline） 是性能的关键。三星宣布在其最新的3D NAND技术中，用钼（ Mo）全面替代了传统的钨（W）。这—看似简单的材料替换，却带来了巨大的收益：接触电阻降低了40%，读取时间改善了超过30%。这些例子表明，未来的芯片性能提升，不仅来自于更精巧的结构设计，更来自于对基础材料的深刻理解和创新应用，以克服最根本的物理限制。
结论
与其说摩尔定律已死，不如说它已经“进化” 。 IEDM 2025大会揭示的并非—条单—的续命之路，
而是—个由新架构、新设计和新材料共同构成的创新生态系统。未来的进步不再仅仅依赖于缩小晶体管尺寸。它的驱动力正变得前所未有的多样化：从颠覆性的全新晶体管架构（如CFET），到巧妙的电路与单元设计（如MSC），再到对基础材料的革新应用。
晶体管发明的第—个世纪，我们致力于在二维平面上登峰造极。而从IEDM 2025的种种迹象来看，它的第二个世纪将是属于 三维空间的星辰大海。下—个十年，我们见证的将不仅仅是技术的迭代，更是维度的跃迁。
参考来源：
1.IEDM官网及相关资料
2.SemiAnalysis: Interconnects Beyond Copper, 1,000 CFETs, SK Hynix Next-Gen NAND, 2D Materials, and More /IEDM 2025 Round-Up
3.viksnewsletter.com
2025 International Electron Devices Meeting (IEDM): Detailed Conference Report
