clock SCB cell定制综述

1.综述

SCB（Sub Clock Buffer，子时钟缓冲单元）是高端SoC、AI芯片及CPU Tile时钟网络中承上启下的二级核心定制时钟单元。在芯片分级时钟架构中，其层级位于全局时钟缓冲（GCB/CCB）与本地时钟缓冲（LCB）之间，承接H-Tree全局主干时钟，作为各子模块、子时钟域的根节点，负责时钟分支分发、波形整形、负载均衡与噪声抑制，是决定全芯片skew、抖动、占空比稳定性的关键单元。SCB为传统单源单向时钟树架构，与多源并联的Clock Mesh Injector驱动机制完全不同，具备确定性高、功耗可控、适配大规模分级时钟树的优势。

根据结构功能差异，SCB分为单输出SCB-S与多扇出SCB-F两类。SCB-S主要用于时钟树分支节点，实现负载拆分与时序均衡；SCB-F支持单输入多输出，可在单元内部完成多路时钟分发，大幅减少时钟单元数量，降低整体寄生电容与面积开销，是模块化时钟设计的主流选型。与通用标准时钟缓冲不同，SCB为高频大电流时钟场景专项定制，针对宽范围负载、PVT偏差、电源噪声、EM/IR及长期老化做全维度优化，不可用普通信号BUF直接替代。

电路设计层面，SCB普遍采用两级多级反相器链拓扑，前级负责输入波形隔离与整形，末级优化PMOS与NMOS尺寸匹配，严格保证上升、下降沿对称性，抑制占空比失真（DCD）累积问题。器件选型遵循场景化原则：高频内核采用LVT器件压低传输延迟，低功耗模块选用SVT器件平衡性能与稳定性，全程禁用HVT器件以规避过大工艺偏差。同时适度放大沟道长度，减小蒙特卡洛随机失配，从器件层面降低片上系统性时钟偏斜。针对电源完整性，高频设计可采用独立VDD_SCB专用电源轨，隔离时钟大开关电流对普通逻辑电路的噪声干扰；单元内部加密电源通孔阵列，解决高频瞬态电流引发的内部EM失效风险。此外SCB可集成ICG门控电路形成SCG单元，实现子时钟域动态关断，兼顾时钟质量与动态功耗优化。

版图定制是SCB高性能、高可靠性的核心。单元分为单行与双行结构，单行适配轻负载子树，双行单元凭借更大器件尺寸、更宽电源金属轨，满足大扇出时钟驱动需求。引脚层面，时钟输入输出Pin部署于中层金属并加宽走线、增设通孔阵列，降低EM与IR压降风险；物理实现时配置Placement Halo，隔离普通逻辑单元，杜绝信号串扰。同时通过多叉指器件、冗余通孔阵列完成DFM/OPC优化，规避光刻热点与通孔失效问题。

在SPICE仿真与Lib建模阶段，SCB摒弃普通单元NLDM简易模型，强制采用CCS高精度噪声模型，适配高频时钟时序与串扰分析。建模需全覆盖SS/TT/FF全PVT工况与高低温环境，通过蒙特卡洛仿真提取延迟、转换时间、器件失配参数，精准表征负载跨度带来的时序变化。同时专项仿真DCD畸变、电源噪声PSRR特性、衬底噪声注入、动态EM电流波形及BTI长期老化漂移，为全芯片STA、PI与可靠性签核提供精准数据支撑。多输出SCB-F需独立建模每一路输出，量化单元内部固有耦合偏斜，并针对性收紧时钟线最大转换时间约束。

物理实现阶段，SCB需布放于子树几何中心，均衡下游线长与负载，最小化分支固有skew，远离Macro、IO等强噪声模块。时钟全线启用NDR约束，加宽走线、增大间距，禁止普通信号跨时钟布线，所有引脚连接采用多通孔阵列规避EM风险。CTS优化以skew最小化、slew合规、波形对称为核心目标，同步完成高频时钟串扰SI分析。

2.SCB Cell内置二极管作用

SCB作为高频大电流专用时钟单元，单元内部集成二极管，核心用于ESD防护、天线效应电荷泄放，并可辅助钳位衬底噪声，在Tapless工艺中该保护机制尤为重要。

ESD静电防护是首要目的。SCB的时钟输入、输出引脚连接长距离、大面积时钟树金属，走线电容大，在晶圆制造、封装与芯片测试阶段极易积累静电。静电高压会直接冲击内部MOS管栅极，极薄的栅氧化层一旦击穿将造成器件永久损坏。内置VDD至引脚、引脚至VSS的PN二极管构成泄放通路，当静电电压超过导通阈值时，二极管迅速导通，将静电电流泄放到电源或地，钳位引脚电位，保护内部反相器链。相比普通标准缓冲器，SCB挂载的时钟金属面积更大，ESD风险更高，将二极管集成在单元内部，无需后端额外插入独立ESD单元。

其次用于天线效应的电荷泄放。干法刻蚀时大面积金属会捕获等离子电荷形成高压，即天线效应。SCB时钟引脚属于典型大天线节点，内置二极管提供电荷泄放路径，避免高压击穿栅氧。相比后端外置天线二极管，内置方案不额外占用版图面积，不会引入额外独立器件，降低时钟网络寄生与时序不确定性，便于CTS时序收敛。

此外二极管可辅助钳位衬底噪声，属于次要功能。SCB高速翻转时瞬态开关电流大，会向衬底注入载流子引发衬底噪声，增加闩锁风险。尤其独立阱版本SCB，Nwell与Pwell间二极管能够抑制阱电位剧烈波动，降低Latch-up发生概率。

需要厘清两处误区：该二极管并非电源钳位器件，电源钳位单元放置于IO或电源宏；同时二极管不参与时钟波形整形，正常工作时二极管保持截止，不会改变时钟信号与占空比。

设计上存在性能与可靠性的折中。内置二极管会引入寄生电容，增大SCB输入电容，加重时钟树负载，恶化转换速率与功耗。因此在库表征时，必须将二极管寄生电容纳入CCS模型，保证STA、CTS负载评估准确。库工程师会优化二极管尺寸，在满足ESD和天线DRC的前提下，尽可能减小寄生电容对时钟质量的负面影响。

3.SCB cell内置TAP作用

SCB单元不内置独立Tap Cell实例，而是在版图内部集成Nwell与Psub Tap接触结构，该设计在Tapless工艺中为必备项。其核心作用为固定阱与衬底电位、抑制开关噪声、防范闩锁并提升时钟匹配性。SCB高频翻转瞬态电流大，易向衬底注入载流子，造成阱电位浮动、MOS阈值漂移，进而引入额外时钟skew与抖动。内置Nwell Tap与Psub Tap可将阱和衬底电位牢牢钳位在VDD与VSS，抑制电压波动与衬底耦合噪声。

同时，Tap结构能大幅降低寄生SCR正反馈导通风险，有效规避大电流引发的Latch-up问题。尤其独立阱SCB通过Nwell Gap与外部公共阱隔离，阱区完全独立、无外部电位固定通路，必须依靠高密度内置Tap保障稳定性。此外，充足的Tap可减小器件随机失配，提升SCB-F多输出支路的对称性，降低固有 skew。

4.SCB cell内置DECAP作用

SCB单元一般不内置独立DECAP实例，部分定制版本会在版图内集成MOS或MIM去耦电容，按需设计。DECAP可为SCB电源轨提供局部电荷储备，抑制电源噪声与瞬时IR压降。SCB作为高频时钟单元，翻转时会产生较大瞬态电流，当局部电源阻抗较高，容易造成VDD/VSS电压毛刺，增大时钟抖动与skew。内置DECAP可在器件翻转瞬间快速补给电荷，抑制电源波动，稳定MOS管阈值电压，优化时钟信号质量。

独立阱SCB依靠Nwell Gap与公共阱隔离，对电源噪声更敏感，局部DECAP的作用更为关键；共阱SCB可复用行内全局DECAP，单元内部电容可适当缩减。

4.SCB cell内部为何采用一驱多的的两级buffer链

SCB为多路同步时钟缓冲单元，采用两级一驱多Buffer架构，用于平衡边沿斜率、固有skew、驱动能力、功耗与面积，同时抑制电源噪声和时钟抖动。

第一级作为前置预驱动，负责整形输入时钟边沿，将输入较差的转换斜率修整为陡峭规整的信号；同时隔离后端多路负载，避免多分支负载直接反射到输入端，有效降低单元输入电容Cin，减轻上游时钟树CTS的驱动压力，削弱输入边沿波动对多路输出skew的影响。

第二级由第一级统一驱动多路并行匹配输出Buffer，每一路对应一路时钟输出。各路Buffer保持相同器件宽长比与版图对称性，保证多路输出边沿对齐，控制固有skew；并行结构分担负载，提升驱动能力，同时隔离不同输出端口的外部负载差异，减少负载不匹配带来的抖动。

架构上做了折中取舍：单级方案会造成输入电容过大、面积漏电增加，且多路skew易恶化；三级及以上结构会累积延时与抖动，放大PVT失配。两级结构以最少级数实现所需驱动能力，是最优方案。

第二级并行管同步翻转会产生很大瞬态电流，带来电源毛刺，因此SCB内部需要集成tap与MIM decap，稳定阱电位、就近补偿瞬时电荷，抑制电源噪声，降低时钟抖动，保障多路时钟输出同步性。

5.SCB cell的SPICE仿真和库提取

标准单元仿真分为前仿真（Pre-simulation）与后仿真（Post-simulation），是标准单元电路验证、性能提取、库建模与签核收敛的核心手段。前仿真基于原理图器件网表，后仿真基于版图寄生提取网表，二者用途、精度、适用场景形成完整互补，是定制SCB等高频时钟单元性能保障的关键流程。

标准单元前仿真为无版图寄生的晶体管级SPICE仿真，仅基于CDL/SPICE器件网表与PDK工艺模型，不包含版图RC寄生参数，主要用于单元电路特性验证与Lib/CCS库表征建模。主流仿真工具包括Spectre、Hspice与APS。前仿真流程主要包括：准备PDK器件模型与单元CDL网表、搭建标准化Testbench、配置多PVT工艺角、温度、电压扫描，同时按需开启蒙特卡洛失配仿真与BTI/HCI老化仿真。仿真以瞬态仿真为核心，配合DC、AC仿真，系统性提取单元延时、转换时间、输入电容、占空比失真、功耗、抖动与输出电流等关键参数，生成NLDM/CCS查找表数据。前仿真结果偏理想、时序较乐观，主要用于电路有效性验证、单元特性摸底与库模型基础建模，是标准单元建库的前置基础。仿真过程需完整带入单元内部Tap、ESD二极管、MIM去耦电容等器件，保证建模参数完整准确。

标准单元后仿真是带入版图真实寄生RC的高精度仿真，基于通过DRC、LVS验证的单元版图，通过Calibre PEX、StarRC完成晶体管级寄生提取，生成带内部电阻、电容的提取网表，完全贴合芯片实际物理工作状态。后仿真分为门级后仿真与晶体管级后仿真：门级后仿真依托SPEF、SDF文件完成延时反标，适用于全芯片时序功能验证；晶体管级后仿真用于单单元精细化性能校验，可精准分析单元内部延时畸变、电流峰值、电源噪声与驱动能力变化。

后仿真完整流程包括：准备合规版图与CDL网表、加载工艺寄生提取规则、完成版图寄生参数提取、生成带RC的SPICE网表、搭建仿真激励与负载环境，覆盖多PVT工况扫描。后仿真重点校验寄生带来的时序退化、信号斜率恶化、短路电流波动、IR压降与噪声干扰，并将仿真结果与前仿真数据、Lib库模型数据对标，评估库模型偏差，修正建模保守度与精度误差。

前后仿真形成完整闭环：前仿真保证电路原理性能合格、完成库参数基础提取；后仿真验证版图寄生下真实性能，保障流片可靠性。前仿侧重理论特性建模，后仿侧重物理真实签核，二者结合可全面保障SCB等高频、大电流、高精度定制单元的时序、功耗、噪声与长期可靠性，是标准单元设计与建库不可或缺的核心流程。

晶体管级寄生提取提取金属线段与via的串联电阻R；金属对地电容、边缘电容、相邻线间耦合电容C；MOS源漏PN结底部与侧壁非线性结电容；器件栅/源/漏端口引出RC；还有Psub/Nwell分布式衬底、阱电阻。所有RC拆解到每一段互连线、每个晶体管端口，不是仅单元引脚的集总参数。这些参数用于晶体管级SPICE后仿真，评估延时、IR-drop、衬底噪声、串扰；门级SPEF提取只提取单元外部引脚之间的集总RC，看不到单元内部的精细寄生。默认标准单元提取只做RC，一般不提取电感L。

6.定制单元如何做IR和EM分析

标准单元单单元RedHawk IR/EM分析，与全芯片Signoff流程不同，无需DEF、SPEF、VCD等全芯片数据，重点校验单元内部电源网络、金属线段与Via的压降及电迁移可靠性，是标准单元建库、定制SCB等高频时钟单元可靠性验证的核心流程。

分析前需确保单元GDS完成DRC、LVS校验，保证VDD/VSS引脚定义准确、内部电源通路完整、无浮空电源节点，内置DECAP、Tap等结构版图完整，为精准仿真奠定基础。

核心输入文件包含工艺Tech文件、LEF/GDS版图、时序功耗LIB库、PDK EM规则，以及APL/.current动态电流模型，其中电流模型是单单元仿真精度的关键，可由Foundry提供，或通过SPICE晶体管级瞬态仿真提取单元开关电流波形生成。

整体仿真流程分为五步：首先导入工艺文件与单元版图，通过工具提取单元内部电源网络的金属、Via寄生电阻与电容，还原内部供电路径；其次配置仿真工况，遵循行业标准Corner策略，静态IR采用SS、Vmin、Tmax、Rmax工况，动态EM采用FF、Vmax、Tmax、Rmin工况；接着定义单元电源引脚为供电端口，加载电流激励模型，配置翻转频率与工作温度。

随后运行四类核心仿真：静态IR压降、动态瞬时IR压降、静态电源EM、动态信号EM分析，分别校验稳态与瞬态电源塌陷、金属及Via平均电流密度、RMS瞬时电流密度是否合规。

最后解析仿真结果，重点核查单元内部最大IR压降、电源通路高阻瓶颈、违规金属线段与Via阵列，验证内置DECAP对瞬态压降的优化效果。若出现违例，需通过加宽电源金属、增加Via阵列、优化电源路径、扩容内置DECAP等方式迭代优化版图，直至满足工艺EM/IR规格要求，完成单元可靠性签核。

7.SCB单元最大驱动金属线长评估方法总结

评估定制SCB时钟单元可驱动的最大金属线长，本质是基于时序约束与EM/IR可靠性约束，求解单元最大容许负载电容，再结合工艺金属RC参数折算等效极限线长，是时钟树建库与后端CTS收敛的关键步骤。SCB驱动长线时，连线同时存在电阻与电容效应，长线RC衰减会劣化边沿斜率、增大延时，同时开关电流提升会带来电迁移与压降风险，因此必须双重约束校核。

评估前需要准备完整基础数据，包括SCB单元NLDM/CCS时序功耗库、PDK工艺金属层单位长度电阻与电容参数、EM电流密度规则，以及项目最大允许转换时间、延时余量、噪声容限等设计约束。

整体评估分为精准SPICE仿真法与后端STA寄生校核法两类，以SPICE仿真为核心标准。首先搭建标准化晶体管级测试平台，导入SCB前后仿真网表，采用多段分布式π模型模拟真实金属连线RC特性，避免简单集总电容带来的误差。通过扫描不同负载线长，监测输出转换斜率、传输延时、过冲噪声等指标，确定满足时序规格的最大负载电容与时序极限线长。

同时开展电源可靠性校核，提取不同线长下金属与通孔的瞬时电流、RMS电流与压降，对照工艺EM/IR规范，获得满足可靠性要求的EM极限线长。最终SCB最大可驱动线长取时序极限与可靠性极限中的最小值。为保证覆盖全工况，需遍历典型PVT角落：SS低压高温角约束时序能力，FF高压高温角约束EM可靠性，取最悲观结果作为最终极限值。

后端可采用STA快速迭代方法辅助验证，通过StarRC提取不同线长的真实寄生RC，在PrimeTime中二分查找刚好满足max transition、max cap约束的临界线长，结合Redhawk完成EM复检。

需要重点注意，时钟长线不能等效为纯电容负载，电阻的边沿退化效应显著，必须依赖CCS模型精准建模。此外不同金属层、线宽、分支负载都会改变驱动极限，因此最终需输出分工况的最大线长规格表，为后端时钟树布线、长度约束提供精准参考依据。

8.如何用蒙特卡洛仿真生成LVF库

用蒙特卡洛仿真生成 LVF 库，核心是在每个 PVT corner、每条 timing arc、每个 input transition × output load 表点上，运行带随机工艺偏差和器件失配扰动的 SPICE 仿真，统计 delay、transition、setup/hold 的分布，再将 σ 或 moment 参数写入 LVF 表。LVF 不是额外 corner，而是在标称 NLDM/CCS 时序表之外补充变化信息，如 ocv_sigma_cell_rise/fall、occv_sigma_transition、ocv_sigma_setup/hold，先进工艺还可包含 mean-shift、std、skewness 等。

建库前需准备标准单元 SPICE 网表、含 mismatch/variation 的 PDK 模型、器件统计参数、标称 Liberty 库或表征条件、PVT corners、负载条件、仿真器及特征化工具。采样策略可选全蒙特卡洛或灵敏度/PCA 降维后 MC：前者精度高但耗时，适合签核；后者适合大规模建库。样本量通常数百到数千，低电压或尾部建模需更多样本，且需注意低 VDD 下延迟分布可能偏斜。

仿真时对每个表点执行 MC 采样，扰动 global variation、local mismatch、LDE/WPE/LOD 等，测量 cell delay、output transition、setup/hold 及必要功耗。统计得到均值、标准差、early/late 侧 σ，必要时提取偏度等矩参数。LVF 中的 σ 通常表示 1σ 变化量，供 STA 工具按目标 sigma 使用。

结果写入 .lib 的 timing arc 中，与 nominal 表并存，具体 keyword 依工具和 Liberty 版本确定。生成后需校验 σ 单调性、非负性、PVT 趋势一致性，并与独立 MC 黄金数据对比。最终在 PrimeTime/Tempus 中开启 POCV/SOCV/LVF 分析复核。

蒙特卡洛仿真的扰动参数可分为MOS本体参数、无源器件参数、环境与互连寄生参数、版图LDE效应四大类，同时区分全局Global与局部Local失配，实际工程一般直接调用PDK自带MC与mismatch模型，不手动逐个设置参数扰动。

MOS晶体管本体参数是核心扰动项，对时序和器件匹配影响最大，主要包含阈值电压Vth、沟道长宽L/W、栅氧厚度Tox、载流子迁移率U0、跨导KP、沟道长度调制系数Lambda、源漏寄生电阻RS/RD，以及结电容、覆盖电容、PN结二极管、衬底掺杂等参数。其中Vth、L、W、Tox、迁移率是对单元延时、器件失配最敏感的参数，也是SCB多输出支路固有skew波动的主要来源。

无源器件参数包含电阻、电容、电感、BJT与二极管，扰动其阻值、容值、感值、温度与电压系数，影响RC延时、增益、噪声与偏置电路精度。环境与互连寄生物理参数包含温度、电源电压、金属与通孔寄生RC、接触电阻，扰动会改变器件特性、节点延时、串扰以及局部IR压降。先进工艺还需要引入版图相关LDE效应的扰动，包含LOD、WPE、OSE、PLE等，描述STI应力、阱边缘注入、多晶硅间距等版图效应带来的Vth与迁移率偏差，不纳入仿真会造成后仿结果偏移。

Global为晶圆间、芯片间的全局偏差，同一次采样内整块芯片所有器件共用一组偏移；Local是同芯片内部器件之间的随机失配，每个器件独立扰动，是LVF建库的核心建模对象。LVF表征重点捕获Local失配，用来计算延时与slew的sigma，支撑POCV/SOCV时序签核，全局波动交由PVT工艺角处理。