PCIe设计指南：常见问题解答（Gen 4，5和6）

《PCIe设计指南：常见问题解答（Gen 4，5和6）》是Cadence 发布的高速PCB 技术问答手册，面向硬件、信号完整性、PCB设计工程师，覆盖PCIe-4（16GT/s）、PCIe-5（32GT/s）、PCIe-6（64GT/s PAM4）。文档以问答形式，分为三大模块：布线与堆叠、损耗与PCB材料、均衡与信道建模。

一、布线与堆叠

1.过孔相关：过孔会引入寄生电容、电感，残桩Stub会产生谐振，Gen4-6 对 Stub 高度非常敏感；需要优化焊盘、反焊盘几何，背钻消除残桩，Gen6 尽量做到无 Stub，借助 3D 电磁仿真优化过孔结构。

2.走线间距与BGA扇出Breakout

差分对内严格阻抗100Ω，长度偏差控制 ±2mil以内；相邻差分对保持 3 倍线宽，Gen6 提升至4倍线宽，抑制近端串扰 NEXT；

BGA扇出是信道阻抗不连续高发区，可选盘中孔VIP、狗骨式（需背钻）、HDI微孔；必须保证差分对扇出路径对称，防止模式转换。

3.拓扑、连接器与叠层

1.PCIe严格点对点拓扑，禁止T分支、星型拓扑；优先使用带状线，减少微带线使用；

2.连接器/ 金手指区域严格控制Stub长度，Gen6≤5mil；必须导入连接器S参数/3D模型仿真；

3.Gen6典型8层叠层，高速信号布置在两层完整地平面之间，相邻层走线正交，保证参考平面完整；

4.参考平面缝合：信号换层过孔周边增加接地缝合过孔，维持回流路径连续，抑制共模噪声与EMI。

4.交流耦合电容、背板多板系统

1.交流耦合电容尽量靠近接收端放置，差分两侧布局对称，减少Stub；

2.背板/ 多板链路会累积损耗与反射；需要管控总插入损耗预算；长链路优先部署重定时器而不是重驱动器。

5.Gen6 布局优先级：超低损耗板材、严格控制偏斜、消除Stub、阻抗严格管控、保证差分对称性、与噪声源充分隔离。

二、损耗与PCB材料

1.插入损耗IL：由介质损耗、导体趋肤效应、铜箔粗糙度、阻抗不连续性四部分共同造成；给出各代PCIe奈奎斯特频率下插入损耗上限；Gen6 采用 PAM4，虽然速率更高，但可容忍的插入损耗反而更低。

2.板材选型：普通FR-4 仅适合低代 PCIe；Gen4/5/6 必须选用低 Df 的高速板材，例如 Megtron 系列、Tachyon 系列；Gen6 对材料 Dk/Df 稳定性、各向异性要求严苛。

3.铜箔粗糙度：高频下趋肤效应电流集中在导体表面，铜箔粗糙会显著增大Gen6（32GHz）插入损耗；推荐 HVLP/VLP 超低轮廓铜箔，仿真需要启用粗糙度模型。

4.异质板材过渡：背板、子卡混用不同板材会带来阻抗、群延迟突变；仿真需要包含全部板卡、连接器，基于性能较差板材做阻抗匹配。