上升沿触发的N进制计数器的设计Verilog代码Quartus仿真

名称：上升沿触发的N进制计数器的设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

功能要求

设计一个上升沿触发的N进制计数器(N为学号最后一位，若最后一位为0，按9处理)。

功能要求

设计一个上升沿触发的N进制计数器(N为学号最后一位，若最后一位为0，按9处理)。

2.2、实验要求

1、利用Quartus 9.0 Ⅱ软件完成设计

2、完成仿真验证

3、仿真参数设置：clk周期：50us；End Time：1ms，Grid Size:50us

4、工程文件命名要求：姓名拼音+学号

工程文件

仿真参数设置

2.3、实验过程

1、程序(界面截图!!!不要拍照，要求能清晰看到工程文件名，以及全部代码)

2、仿真波形(界面截图!!!不要拍照)

三、课程感想(100字左右)

EDA是电子设计的核心工具，极大提升了开发效率和精度。通过仿真、布局和验证，工程师能快速优化电路设计，减少错误并降低成本。EDA的智能化与自动化推动了芯片、通信等领域的创新。学习EDA让我认识到技术与工具的融合如何加速电子产业发展。未来，随着AI和云计算的深入应用，EDA将发挥更大作用，成为科技创新的重要引擎。

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--N进制计数器 N=2
ENTITY caiyang20224592 IS
   PORT (
      clk      : IN STD_LOGIC;--时钟
      reset_n  : IN STD_LOGIC;--复位
      counter  : OUT STD_LOGIC_VECTOR(1 downto 0)--计数值
   );
END caiyang20224592;
ARCHITECTURE behaveral OF caiyang20224592 IS
   SIGNAL counter_temp : STD_LOGIC_VECTOR(1 downto 0);
BEGIN
   
   --计数控制
   PROCESS (clk, reset_n)
   BEGIN
      IF ((NOT(reset_n)) = '1') THEN
counter_temp <= "00";--复位
      ELSIF (clk'EVENT AND clk = '1') THEN--时钟上升沿
        IF (counter_temp = "01") THEN --计数到N-1
           counter_temp <= "00";