芯耀
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一、什么是模拟频率综合器
虽然频率综合器最常见的实现方式是在锁相环中加入数字分频器，但也可以采用模拟技术。
模拟频率综合器的核心是在锁相环内部、压控振荡器与鉴相器之间加入混频器，以此引入频率偏移。
模拟综合器在很多场景下的应用不算广泛，但它是一种性能强劲的技术，常被用于多环路频率综合器中。
因此，模拟综合器虽未被广泛应用或大量宣传，却也是一种同样高效的射频设计技术。
1、频率模拟综合器基础原理
模拟锁相环的工作机制是在压控振荡器与鉴相器之间的锁相环回路中嵌入混频器。
这一设计让环路中产生了频率偏移，意味着压控振荡器的工作频率会与环路的比较频率不同。
包含混频器的锁相环，其工作原理的分析方式，与带有分频器的锁相环分析方式一致。
当环路处于锁定状态时，进入鉴相器的两个信号频率完全一致。混频器会引入一个频率偏移，其数值等于输入混频器另一端口的信号频率。假设参考振荡器的工作频率为10MHz，外部输入信号为15MHz，那么压控振荡器（VCO）的工作频率需为5MHz或25MHz。通常环路会设置为让混频器进行下变频，这种情况下振荡器的工作频率将是25MHz。
2、模拟频率综合器的潜在问题与解决方式
从原理来看，可能存在两个混频产物都能提供正确相位比较频率的情况。但实际中，受环路相位特性影响，只有其中一种情况能让环路锁定。不过为避免环路进入非期望状态，会对压控振荡器的频率范围进行限制。
对于需要在宽频率范围内工作的锁相环（PLL），会在主调谐电压基础上增加一个引导电压，将环路频率引导至满足要求的正确区间。引导电压的生成相对简单：通过微处理器输出数字信息，再经DAC将其转换为模拟电压即可。而将环路拉入锁定状态所需的微调电压，则由环路按常规方式提供。
3、模拟频率综合器的价值
模拟频率综合器技术为射频电路设计者，尤其是振荡器电路开发者，提供了强大的设计工具。
它能够在环路内部实现频率转换，并衰减混频产物，因此在众多射频应用场景中都是极具实用价值的设计方案。
二、什么是数字频率综合器
数字锁相环射频频率综合器之所以得名，是因为它采用数字技术控制输出频率。在部分场景中，这类频率综合器也被称为间接数字综合器——其输出信号由锁相环间接生成，而非通过加减等方式直接产生。
数字锁相环综合器在VCO与鉴相器之间接入了数字分频器。由于分频器采用数字技术，可通过改变其分频比，调整锁相环综合器的输出频率。
数字锁相环综合器的一大优势是可通过一组数字线路控制，这些线路的信号可来自微处理器或控制器。因此，使用该类综合器的系统能额外获得丰富的功能拓展空间。
如今市面上有多种射频综合器芯片可供选择，其设计细节已尽可能简化射频电路的开发流程。这不仅降低了射频设计的难度，也让数字锁相环综合器成为极具吸引力的应用方案。
1、数字综合器基础原理
数字锁相环频率综合器以锁相环为核心工作基础。
锁相环由多个电路模块组成，包括参考频率源、鉴相器、VCO和滤波器。其核心工作逻辑是：对比参考频率源与压控振荡器输出信号的相位，鉴相器的输出信号经滤波器处理后，反馈至压控振荡器的控制端。
鉴相器输出信号的作用方向是将压控振荡器的频率拉向参考频率。最终会达到一个稳定状态：压控振荡器的控制端获得恒定电压，此时参考信号与压控振荡器信号之间的相位差保持稳定。由于相位差不再变化，意味着两者频率完全一致，环路进入锁定状态。
数字锁相环的发展趋势主要包括以下几个方面：
- 高速化与低功耗：随着电子技术的不断进步，数字锁相环正朝着更高的工作频率和更低的功耗方向发展，以满足现代通信、雷达等高速系统的需求。
- 智能化：现代数字锁相环逐渐引入深度学习和机器学习等智能算法，能够实现更加复杂和高效的控制策略，进一步提升性能和灵活性，使其能够在动态变化的环境中自动调整参数，提高系统的鲁棒性。
- 集成化：硬件技术的发展，特别是FPGA和ASIC中数字信号处理能力的提升，使得实现高阶、高性能的数字环路滤波器成为可能，数字锁相环的集成度不断提高，体积不断减小，可靠性不断增强。
- 多通道与系统级应用：现代数字锁相环通常集成，有高带宽ADC/DAC、快速傅里叶变换（FFT）等模块，能够支持多通道数据同步和大规模系统级的时钟分配，在更多领域发挥重要作用。
二分频电路每输入两个脉冲，仅输出一个脉冲，其他分频电路的工作逻辑以此类推。
部分分频器为固定型，仅具备一个固定分频比，下图分频比为3；另有部分为可编程型，可通过输入数字信号或逻辑信息来设定分频比。
当分频器接入电路后，PLL仍会努力减小进入鉴相器的两个信号之间的相位差。同样，当电路处于锁定锁定状态时，进入鉴相器的两个信号频率完全相同。要满足这一条件，VCO的工作频率必须必须等于相位比较频率乘以分频比。
由此可见，若将分频比改变1，压控振荡器的频率就会相应地变为参考频率的下一个倍数。这意味着，频率综合器的频率步进量等于进入鉴相器的信号频率。
2、频率步进增量
从基础数字频率综合器的工作原理可知，输出频率是相位比较频率的n倍（n为分频比）。将分频比改变1，是能实现的最小频率变化量。
因此，综合器的最小频率步进量等于比较频率（即鉴相器输入频率）。在基础款数字频率综合器中，该比较频率与参考频率相等。
实际应用中的步进需求与实现方式
- 多数综合器需更小的步进量才能满足使用需求：无线电设备的信道切换通常需要10kHz、12.5kHz或25kHz的步进；需连续调谐的无线电设备，步进量可能要求低至100Hz甚至更小。
- 要实现小步进，需降低比较频率：通常先让参考振荡器工作在1MHz左右的频率，再通过固定分频器将该信号分频至所需频率，最终获得低比较频率。
参考振荡器的典型工作频率为几MHz（常见5MHz或10MHz），这一频率区间既能保证良好性能，也能实现晶体的合理尺寸设计。
在参考信号发生器后接入分频器，既能让参考振荡器工作在便捷的频率（通常约10MHz），又能实现低相位比较频率。
若数字综合器采用低参考频率设计，可编程分频器需将输出频率分频至更低的比较频率，这会导致分频比大幅提高，进而可能引发分频延迟、相位噪声升高之类的问题。
3、数字锁相环的频率精度与稳定性
- 自由运行的可变频率振荡器这类器件存在明显缺陷：稳定性差且难以校准。作为模拟电路，它们容易出现频率漂移，通常需要额外的校准器来确保频率准确性。早期射频设计中采用LC调谐自由运行可变频率振荡器的通信电台，一般都会集成晶体校准器，用于校验频率校准情况。
- 数字锁相环频率综合器的优势在于，其频率由晶体振荡器决定，因此晶体振荡器的性能直接决定了整个综合器的频率稳定性。
- 综合器输出频率的漂移指标（以百万分之几ppm为单位），与晶体振荡器的漂移指标一致。但以Hz/°C为单位的绝对频率漂移，会乘以环路的总倍频比。例如，参考振荡器工作频率为10MHz，最终输出频率为150MHz时，绝对漂移值会乘以150/10=15倍，而ppm级漂移值作为比值保持不变。
4、数字锁相环频率综合器示例
用实际数值举例，能更直观理解射频电路设计或相关技术的工作逻辑。
- 参考振荡器选型：选用工作频率为1MHz的晶体振荡器，1MHz、5MHz、10MHz这类频率是参考振荡器的常用选择，能兼顾稳定性与整体性能。
- 步进量与固定分频器设计：若需实现12.5kHz的频率步进（该步进量广泛应用于窄带调频对讲机或无线电通信基站），需在射频电路中集成固定分频比为80的数字分频器——1MHz参考频率经80分频后，可得到12.5kHz的相位比较频率。
- 可编程分频器参数：若综合器输出频率范围为144–146MHz，可编程分频器需提供11520至11680的分频比（输出频率=相位比较频率×分频比）。
- 设计注意事项：该示例仅为参考，可根据所需频率范围和步进量调整参数，但需避免分频比过大，否则会影响环路稳定性或导致相位噪声超标。
5、数字锁相环综合器与相位噪声
单环路数字锁相环频率综合器的核心问题之一，是相位噪声容易超标。
早期许多甚高频（VHF）/超高频（UHF）收发信机深受相位噪声问题困扰：接收机性能大幅下降，同时发射信号中过高的相位噪声会向载波两侧扩展，影响周边信道。
因此，在频率综合器的初期射频电路设计阶段，就必须重视并解决与相位噪声相关的各类问题。
值得庆幸的是，通过合理的电路设计可以降低相位噪声水平——不过仅采用单环路架构时，相位噪声的改善效果会存在上限。
数字PLL频率综合器是目前最常用的频率综合器类型之一。这项技术已十分成熟，市面上有大量专用综合器芯片可供选择，这让射频电路设计变得相对简单。此外，许多面向特定功能（如蓝牙、Wi-Fi等）的大型专用集成电路中，也集成了数字锁相环综合器功能。
总体而言，数字锁相环综合器已深度融入射频电路设计体系，是电子电路设计中极为常用的功能模块。
最后总结一下：
模拟频率综合器是在锁相环里加混频器引入频率偏移，虽应用不广，但性能强、能做频率转换，需限制压控振荡器频率范围避免异常。数字频率综合器靠数字分频器控频，可通过数字信号调分频比，功能拓展性强、芯片多易设计。它以锁相环为核心，输出频率是比较频率的倍数，步进量可通过分频调整，频率稳定性由晶体振荡器决定，虽易有相位噪声问题，但可通过设计优化，如今是常用的射频设计模块。
