芯耀
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在理想情况下，提供给ADC的时钟应具有恒定的采样周期，如下图顶部的示意图所示。在这种情况下，时钟没有抖动。
但实际的时钟信号，在每次采样的间隔时间里会有能测出来的变化——说白了就是每一轮采样的时间都有点不一样，这就叫时钟抖动，就像上面那张图最下面画的那样。
所有的ADC都是靠时钟的跳变沿来确定什么时候采样的，时钟沿一跑偏，ADC的采样时刻就跟着不准了。这种不准会让采样频率变得忽快忽慢，最后在转换出来的结果里，就多了一种额外的噪声。
如果把一段时间内所有单独的采样周期叠加到一起，就能得到右边那个合并后的采样周期波形。这个合并波形里时钟沿的偏移幅度，和时钟抖动的大小是直接挂钩的。
另外要提一句，时钟沿的这种偏移是随机发生的，而且符合高斯分布的规律。
如果对右侧所示的示例正弦波输入进行采样，采样不确定性误差也呈高斯分布，与热噪声类似。时钟抖动对ADC性能的主要影响是提高了ADC的噪底，进而增加了信号链的总热噪声。
热噪声增加的量取决于输入信号的压摆率和时钟源中的时钟抖动量。底部的公式用于计算ADC信噪比（SNR）的理论上限，其中fIN是输入信号频率，tJITTER是时钟源的抖动规格。对于频率成分更高的信号，信号压摆率会更高，时钟抖动导致的SNR下降也会更严重。
该公式计算ADC信噪比的理论上限。
下图表绘制了该公式，以显示在一定输入频率范围内的SNR。此外，还展示了多个时钟抖动规格，从红色的0.5ns到深灰色的500ns。
所有这些图表都再次印证了我们之前得出的结论：输入信号的频率越高，或者时钟抖动越明显，系统里的噪声就会越多，信噪比（SNR）也会跟着下降。反过来也一样——如果测量的是直流信号或者低频输入信号，时钟噪声对系统的影响几乎可以忽略不计。
所以在这类应用里，就算用噪声相对大一些的内部振荡器，系统照样能保持出色的性能。这些结论本身没问题，但要注意一点：和奈奎斯特转换器比起来，过采样转换器本身就能帮着减轻时钟抖动带来的影响。接下来我们就详细聊聊这个概念。
像Δ-Σ ADC这类过采样转换器，有个关键优势——过采样率（OSR）越高，理论上的信噪比就越好。举个例子，假设我们用Δ-Σ ADC对右边画的那个正弦波做采样。
过采样的原理，就是在规定时间内对同一个信号采很多次样，再把这些采样值做平均。这么一来，时钟抖动导致的那些采样偏差，也会被一起平均掉，就像右边的示意图展示的那样。
正是因为这种平均效应，系统整体的信噪比才会得到提升。最下面的那个公式，就是用来计算过采样能让信噪比改善多少的，它其实就是在之前公式的基础上，多了一项和Δ-Σ ADC过采样率相关的内容。
与之前没有过采样项的公式类似，我们在一定的输入频率和抖动规格范围内绘制顶部的公式。该图表显示在左侧，其中OSR选择为128。
我们还包括之前推导的、没有过采样的奈奎斯特ADC的图表，如右侧所示。这两个图表之间的一个重要区别是，与右侧奈奎斯特ADC的等效抖动曲线相比，过采样使SNR提高了21dB。然而，两个图表都说明了同样的效果。
随着输入信号频率或时钟抖动量的增加，最终的SNR会降低。因此，对于SNR目标较高的应用，可能需要更昂贵、功耗更大的时钟解决方案，以最大限度地减少抖动。现在我们已经定义了过采样转换器和奈奎斯特转换器的SNR上限，接下来让我们研究如何相对于其他噪声源设置时钟抖动的上限。
为了理解如何设置SNR上限，假设系统中只有ADC噪声和时钟噪声。因此，总噪声由两个噪声源的均方根（RSS）和给出，如下面的公式所示。
接下来，假设时钟噪声被缩放因子x缩放，x只是ADC噪声的一部分。这使得我们可以用等于ADC噪声除以x的项来替换右侧第二个公式中的时钟噪声项，如进一步简化所示。
最后，将VN,ADC项约去，使得总噪声只是ADC噪声乘以一个与x相关的缩放因子。重要的是，随着x线性增加，缩放因子呈指数趋近于1。换句话说，只要时钟噪声是ADC噪声的一小部分，总噪声就会相对保持不变。让我们为x应用一些值，并最终确定SNR上限应该是多少。
左下角的表格显示了x一些示例以及相应的缩放因子。表格的第三列显示了由于时钟噪声导致总噪声增加的量。例如，当x=3时，即当时钟噪声是ADC噪声的1/3时，时钟噪声导致总噪声增加了5.4%。
最后一列的作用，就是把噪声的这种增加量，换算成相对ADC信噪比的信噪比增量。
举个例子，要是想让系统的总噪声，只比ADC本身的噪声多5.4%，就得保证系统的信噪比上限，比ADC自身的信噪比高出9.542dB。要是想进一步降低时钟噪声的影响，就得把信噪比上限的目标值定得更高。
行业里有个常用的建议：设定时钟抖动指标时，要保证系统信噪比上限比ADC的信噪比高出10dB以上。按这个目标来，就能确保时钟给系统额外带来的噪声不到5%。
接下来我们会用一个具体例子，演示怎么把这些数据换算成时钟抖动的指标。要做这个例子，我们得先选一款ADC，再确定它的各项关键参数。
中间这个表格，列出了某款ADC的数据手册核心参数。这款ADC是24位、采样率1 MSPS的Δ-Σ ADC，就是专门为高精度的交直流测量设计的。具体来说，表格里包含了它在宽带滤波器和高速模式下的所有可用数据速率，还有对应的过采样率（OSR）、3dB截止频率和信噪比（SNR）。
重要的是，SNR值代表了ADC的性能，这有助于我们设定时钟抖动对整体系统性能影响的限制。
具体而言，来自时钟抖动的目标SNR应大于或等于ADC SNR以上10dB，正如我们在上图中确定的那样。这有助于确保时钟抖动引起的噪声对整体系统噪声影响很小，如这里显示的表格中的蓝色列所示。
接下来，我们可以使用右上角的公式计算满足目标SNR所需的允许时钟抖动量。在这个示例中，我们将fIN设置为数字滤波器的3dB点，以代表最大输入信号频率，因为这是时钟抖动影响最明显的地方。
计算出的时钟抖动值显示在表格的红色列中。从表格中的结果可以得出一个关键结论：增加OSR（相当于降低ADC输出数据速率）可以改善SNR性能。一般来说，能够支持较慢输出数据速率的系统测量的是变化较慢的输入信号。这些系统由于时钟边沿的微小变化实际上不会被ADC察觉，因此受到抖动引起的噪声影响较小。
相比之下，较小的过采样率和较大的输入信号带宽需要低得多的时钟抖动。表格中以黄色突出显示的值表明，在这些设置下，需要选择抖动小于50ps的时钟，以避免影响系统SNR性能。
如果为这些设置选择了抖动更大的时钟，来自时钟抖动的噪声实际上会在使用全信号带宽时限制ADC可实现的SNR。虽然在本文中我们没有讨论，但降低时钟抖动引起的噪声的一种方法是选择使用集成时钟分频器来产生调制器采样时钟的ADC。
时钟分频器仅作用于两个输入时钟边沿中的一个，通常是上升沿，以产生输出时钟频率不超过原始输入时钟频率一半的信号。由于可以合理假设两个输入时钟边沿都存在一些抖动，将时钟分频一半会有效降低输出时钟上的抖动。进一步对输入时钟进行分频会继续降低输入时钟抖动对ADC的影响。接下来，让我们分析时钟互调。
时钟源影响ADC噪声性能并增加系统噪声的另一种方式是通过时钟互调。几乎所有的数据采集（DAQ）系统都有多个需要时钟输入的开关元件。在某些情况下，这些时钟输入可能需要不同的输入频率，这些频率可能来自不同的时钟源。
两个绿色箭头代表两个不同时钟（CLK1、CLK2）的示例，这两个时钟分别代表频率f1和f2。如果这些时钟源是离散且异步的，它们可能会相互耦合，并在频谱中产生杂散信号。
给定频率为f1和f2的两个时钟源，它们的频率之和或差会产生互调杂散信号，这些被称为二阶互调产物，如红色箭头所示。
此外，时钟会在f1和f2的倍数处产生谐波，如蓝色箭头所示。因此，基波频率与其他互调产物（包括它们的谐波）的和或差会产生额外的高阶杂散信号，如灰色箭头所示。
这些杂散信号可能存在于感兴趣的信号带宽之外，但它们仍然可能混叠到ADC的通带中，从而降低AC指标，如SNR和总谐波失真（THD）。下面内容将展示实际ADC中的互调效应。
这里显示的是某款ADC产生的数据的快速傅里叶变换（FFT），该款ADC是一款宽带、24位的Δ-Σ ADC，专为高性能AC和DC测量而设计。如左侧的说明所示，ADC输入被短接到中间电源，因此测量的差分输入电压为0V。
此外，处理器时钟被设置为12MHz，而ADC调制器时钟被降低到11.996 MHz，产生了4kHz的差异。由于处理器时钟和ADC时钟的差异，在频谱中4kHz处出现了一个二阶互调杂散信号，并且在4kHz的倍数处产生了额外的谐波。这说明了互调产物如何直接落入ADC的通带并产生噪声。
为了缓解这个问题，宽带应用通常使用一个时钟源来生成系统中使用的所有其他频率，以确保它们都是同步的。如果这不可行，则选择最不可能在感兴趣的信号带宽内产生杂散信号的时钟频率和采样率。现在让我们考虑时钟信号完整性问题。
在理想条件下，我们假设提供给ADC的时钟信号如这里显示的蓝色曲线所示。该时钟具有非常一致、单调的上升沿和下降沿。此外，逻辑高电平和逻辑低电平是非常干净、稳定的电平，ADC应该始终能正确识别。
然而，实际的时钟信号可能具有各种不良特性，右侧显示的红色曲线就是一些此类行为的示例。
具体来说，红色时钟信号曲线中标识出了下冲、过冲和振铃现象。这些潜在的时钟信号问题会导致ADC错误地识别时钟边沿，并引起器件行为异常。此外，下冲和过冲都可能违反ADC数字输入的绝对最大额定值。
如右上角的表格所示，该ADC时钟输入引脚的最大电压为DVDD+0.3V。然而，例如，当逻辑高电平为3.3V时，红色时钟信号中的过冲可能远远超出这些电平。违反ADC的绝对最大电压可能会导致器件行为异常，甚至长期损坏。因此，我们如何缓解这种行为？
为了提高信号完整性，有助于大致了解这些问题发生的原因。
下图显示的是一个通用的传输线电路，该电路由具有一定特性输出阻抗ZOUT}的驱动器、50Ω的走线和假设具有高输入阻抗的接收器组成。
在信号链设计的背景下，驱动器是时钟生成源的一部分，接收器是ADC时钟输入电路的一部分。
当ZOUT不等于走线阻抗时，时钟信号会在阻抗不匹配的位置反射回驱动器。这会对原始信号进行叠加或抵消，从而导致左侧红色时钟信号曲线中显示的过冲、下冲和振铃现象。虽然未显示，但这也可能导致时钟波形的边沿出现“平台”或“台阶”。
为了缓解这个问题，在信号驱动器或源输出端添加一个串联电阻。通常，10-50Ω之间的电阻就足够了。该电阻与驱动器阻抗相加，有助于匹配50Ω的走线阻抗。匹配的阻抗会抑制任何时钟反射，并最大限度地减少左侧时钟信号曲线中的不良行为。
在设计时钟源的PCB布局时，要注意尽可能保持时钟信号的清洁。尽管它被视为数字输入，但应将时钟信号视为另一个重要的模拟信号。例如，这里显示了某电路图布局的一部分。需要注意的是，为避免混淆，仅包含了与时钟以及ADC相关的电路。
这款宽带Δ-Σ ADC需要一个高速、低抖动的时钟，如左上角所示。
红色突出显示的时钟输出被送入时钟扇出缓冲器，即左上角的元件U23。时钟扇出缓冲器生成原始输入时钟频率的两个相同副本。第一个通过电阻R55提供给控制器。
第二个信号通过R56（一个与时钟缓冲器输出串联的43Ω小电阻）继续传输到ADC。如前面图片所述，该电阻有助于匹配走线阻抗并抑制反射。缓冲器使ADC和控制器时钟保持同步。
然后，ADC时钟信号进入两个D触发器（U24和U25）。这些元件对时钟缓冲器的输出进行分频，以产生两种模式（低功耗模式和极低功耗模式）的时钟。
这些分频后的信号以及原始时钟信号随后通过一个跳线，以选择哪一个提供给ADC。重要的是，所有三种模式选择都与原始时钟源同步。在这个示例中，实线红线穿过高分辨率模式选择跳线。
在跳线之后，选定的时钟信号通过另一个电阻R60和一个并联电容C76，然后到达ADC时钟引脚。这些元件起到滤波器的作用，有助于在出现额外过冲的情况下减缓时钟边沿。注意，这条路径尽可能短且直接。
另一种提高时钟电路性能并减少时钟瞬态耦合到ADC输出的方法是在ADC数字电源引脚与时钟源或缓冲器引脚之间放置一个小铁氧体磁珠。
最后，始终最好将时钟走线远离数字通信和其他噪声电路。
Tips：常见问题及回答
1、哪种ADC需要更低的时钟抖动规格？
a. 工作在100SPS、用于测量极低频信号（例如温度传感器信号）的24位Δ-Σ转换器
b. 为1MSPS采样率优化的18位SAR（逐次逼近寄存器）转换器
回答：正确答案是B。
2、假设使用工作在400kSPS的24位Δ-Σ转换器来测量1kHz和100kHz的信号。以下哪项是正确的？
a. 抖动噪声取决于采样率，而与信号频率无关。因此，对于两种输入频率，由抖动产生的噪声是相同的。
b. 抖动噪声与信号频率和时钟抖动都相关。因此，100kHz的信号具有最大的抖动噪声。
c. 抖动噪声与信号频率和时钟抖动都相关。因此，1kHz的信号具有最大的抖动噪声。
回答：正确答案是B，抖动噪声与信号频率和时钟抖动都有关，因此100kHz的信号具有最高的抖动噪声。
3、以下哪个陈述是错误的？
a. 时钟端接电阻应与PCB走线的特性阻抗匹配。
b. 时钟端接电阻可最大限度地减少驱动门的功耗。
c. 未端接的时钟可能会因反射而出现较大的过冲和振铃。
d. 端接电阻应位于驱动器输出端。
回答：正确答案是B，时钟端接电阻可最大限度地减少驱动门中的功耗。
4、在检查从ADC采集的数据的FFT时，检测到一个意外信号。该信号可能是什么原因导致的？
a. 时钟抖动。
b. 数字通信信号的端接不当。
c. 通信时钟与ADC时钟的互调。
回答：正确答案是C，通信时钟和ADC时钟的互调。
