ACSII码显示姓名拼音设计Verilog代码VIVADO仿真

名称：ACSII码显示姓名拼音设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：ACSII码显示姓名拼音

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

设计文档：

1.新建工程，点击create new

工程名定义为name_clk

点击next

2.进入芯片选择界面如下图，选中下图中的型号

3.新建程序文件，命名为name_clk

4.编写源代码文件，如下图

5.新建测试文件如下图

6.新建管脚定义文件如下图，文件命名为pins.xdc

7.程序综合实现

点击下图红点所示按钮综合实现

综合实现完成后提示成功，如下图

Bit文件在如下文件夹：

8.仿真

点击仿真按钮，如下图所示

仿真图如下:

右键选中name_out，如下图设置ASCII格式显示

下图为ACSII码显示姓名拼音

下图可看出分频计数器到390后清零

部分代码展示:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2018/12/28 20:19:56
// Design Name: 
// Module Name: name_clk
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
module name_clk(
    input clk_50M,
    output reg clk128,
    output reg [7:0] name_out
    );
reg [15:0] div_cnt=16'd0;
always@(posedge clk_50M)
    if(div_cnt>=16'd390)
        div_cnt<=16'd0;
    else
        div_cnt<=div_cnt+16'd1;
always@(posedge clk_50M)
    if(div_cnt>=16'd195)
        clk128<=1;
    else
        clk128<=0;
reg [7:0] name_ram [0:9];//qu gong zhen
always@(posedge clk_50M) begin
    name_ram[0]<=8'h71;
    name_ram[1]<=8'h75;
    name_ram[2]<=8'h67;
    name_ram[3]<=8'h6f;
    name_ram[4]<=8'h6e;
    name_ram[5]<=8'h67;
    name_ram[6]<=8'h7a;
    name_ram[7]<=8'h68;
    name_ram[8]<=8'h65;
    name_ram[9]<=8'h6e;
end
reg [3:0] address=4'd0;
always@(posedge clk128)
    if(address>=4'd9)

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1113