四通道 14 位 125MSPS ADC｜一文读懂 CBM14AD125Q 选型

CBM14AD125Q 是芯佰微的 4 通道 14 位 125MSPS 流水线模数转换器：1.8V 单电源供电，串行 LVDS 输出，48 引脚 QFN-48 封装，工作温度 −40℃~+85℃，面向医疗成像、高速成像、无线电接收机与便携式测量设备这类多通道采集系统。

【核心亮点抢先看】

▶ 4 通道同步采集，14 位、最高 125MSPS，SNR 77dBFS（9.7MHz，VREF=1.3V）

▶ SFDR 86dBc（VREF=1.3V）/ 91dBc（VREF=1.0V），均规定至奈奎斯特频率

▶ 1.8V 单电源，125MHz 模式每通道 ≤195mW，禁用全部通道后典型 <14mW

▶ 650MHz 全功率模拟输入带宽，采样时钟 LVPECL/CMOS/LVDS 兼容

采样架构与动态性能

Q1：4 通道 14 位 125MSPS，SNR 77dBFS 是什么量级？

A：这是一颗多通道流水线 ADC，四个通道独立采样，转换率 20~125MSPS 可配。动态性能按基准条件分两档列出：VREF=1.3V 时 SNR 77dBFS（9.7MHz 输入），VREF=1.0V 时 75dBFS。与同类器件比较动态性能时，务必对齐基准条件与输入频率——两种基准下的数字分别对应各自的测试条件，混用口径的对比没有意义。

Q2：SFDR 给了 86dBc 和 91dBc 两个值，该按哪个评估？

A：两个值对应两种基准配置：VREF=1.3V 时 86dBc，VREF=1.0V 时 91dBc，均规定到奈奎斯特频率。在这两组结果中，SFDR 高的一档 SNR 为 75dBFS；这种关系是否在其他条件与频段下同样成立，应以目标频段的实测为准。基准档位跟随系统主诉求：杂散敏感的多通道接收前端可以取 1.0V 档换 91dBc，以噪声底为先的系统取 1.3V 档的 77dBFS。

Q3：DNL ±0.6LSB、INL ±5.0LSB，对精度预算意味着什么？

A：微分非线性 ±0.6LSB 控制在 ±1LSB 以内，码间过渡均匀；积分非线性 ±5.0LSB 折算约 0.03% 满量程，是静态精度的主导项。交流耦合的动态采集中，INL 的影响主要体现在谐波成分上；做直流或低频精密测量时，应把 ±5LSB 连同失调与增益误差一起折进误差预算再判断够不够用。14 位系统的实际精度下限通常由 INL 与基准漂移共同决定，只看分辨率位数会高估精度。

时钟输入与多芯片同步

Q4：采样时钟支持哪些信号类型，要外加偏置吗？

A：LVPECL、CMOS、LVDS 兼容型信号都可以，正弦波时钟也能用；时钟输入引脚内部偏置，不需要外加偏置电路，通常经变压器或电容交流耦合进 CLK+/CLK−。为发挥性能推荐差分时钟，单端信号可经射频巴伦或变压器转差分。具体到配置：125MHz~1GHz 的时钟频率建议巴伦方案，40~200MHz 建议变压器方案，次级可跨接肖特基二极管把时钟限幅到约 0.8V 峰峰值差分，既挡住大摆幅馈通又保留快沿。

Q5：输入时钟占空比不是标准 50%，会掉性能吗？

A：典型高速 ADC 用时钟两个边沿产生内部定时信号，对占空比敏感，一般要求 ±5% 容差。这颗料内置占空比稳定器（DCS），对非采样边沿重新定时，生成标称 50% 的内部时钟；使能后可明显改善 30%~45% 和 55%~70% 占空比输入的噪声与失真性能。另外要注意：时钟速率动态变化时，DCS 环路重新锁定要等 1.5~5µs，变速系统应把这段时间计入切换等待；上升沿自身的抖动不受 DCS 管理，时钟源质量仍需单独控制。

Q6：多片 ADC 怎么做到同步采样？

A：内置输入时钟分频器，支持 1~8 整数倍分频；外部 SYNC 输入用于让各片的时钟分频器复位对准，帮助多片对齐采样时刻，最终的对齐效果还取决于时钟分配与 SYNC 时序，多片系统应按时序要求设计并验证。寄存器还能设置每次收到 SYNC 都重新同步，或仅第一次同步。

模拟输入与基准配置

Q7：650MHz 输入带宽和 2.0Vp-p/2.6Vp-p 输入范围怎么配合使用？

A：先厘清一个常见误区：650MHz 是模拟输入通路的全功率带宽指标，不等于采样率——采样率上限是 125MSPS，两者是两个维度的参数。650MHz 带宽的工程意义在于这颗料可以直采高中频信号（欠采样）；输入范围由基准电压配置决定：VREF=1.0V 对应 2.0Vp-p 满量程、VREF=1.3V 对应 2.6Vp-p，寄存器另有五档细分（1.0/1.14/1.33/1.6/2.0Vp-p，1.3V 基准下按 1.3 倍对应放大），配置时按基准模式与寄存器档位共同确认。超过输入范围后性能会急剧恶化，前端幅度要按所选档位留出余量。欠采样应用里宽带宽是双刃剑，前端 RC 网络与滤波要把目标带宽以外的宽带噪声压住，否则噪声底会被一并采进来。

Q8：基准电压有哪几种配置方式？

A：通过 SENSE 引脚的电平分三种模式：接地时用内部 1.0V 基准；接外部电阻分压器时 VREF=0.5×(1+R2/R1)，要求 7kΩ≤R1+R2≤10kΩ；接 AVDD 时禁用内部基准、改用外部基准电压（1.0~1.3V），此时内部基准缓冲器相当于 7.5kΩ 负载。不建议悬空 SENSE 引脚。VREF 引脚用低 ESR 的 1.0µF 与 0.1µF 电容并联旁路到地。多片共用基准可以提高通道间增益匹配，此时要核算内部基准的负载能力。

Q9：模拟前端用什么方式驱动比较好？

A：差分驱动。基带应用可用差分巴伦配置，接口灵活；SNR 为关键参数的应用建议差分变压器耦合，因为绝大部分放大器的噪声性能不足以匹配这颗料的真实动态性能。不建议单端输入方式驱动。交流耦合时输入端无内部直流偏置，须外部偏置到 VCM=AVDD/2，VCM 引脚用 0.1µF 电容旁路到地。前端 RC 网络可按频段取值：0~100MHz 用 R1 10~33Ω、C1 5pF、R2 15Ω、C2 15pF；100~300MHz 用 10Ω、5pF、10Ω、10pF。输入高频信号时，建议减小或移除串联差分电容 C1。

功耗管理与串行输出

Q10：四通道全开时功耗怎么算？

A：125MHz 模式下每通道功耗不超过 195mW，四通道全开按通道数叠加即可；功耗还与采样速率成比例，降采样率可以进一步省电。暂不使用的通道可经 SPI 独立关断，禁用全部通道后典型功耗小于 14mW。便携设备做电源预算时，按开启通道数乘 195mW 取上限，再把采样率档位的影响计入，余量才算得准。

Q11：省电模式和待机模式有什么区别？

A：通过 SPI 或把 PDWN 引脚置高可进入省电模式，典型功耗 2mW，输出驱动器呈高阻，内部基准电压源、基准缓冲器、偏置网络和时钟全部关闭；唤醒时间与处于省电模式的时长相关，休眠越短唤醒越快。待机模式下内部基准电压电路保持通电，用于需要较快恢复的场景。分时采集、需要快速恢复的系统选待机，长时间休眠、以省功耗为先的系统选完全省电模式。另外，PDWN 以数字输出驱动器电源（DRVDD）为基准，电平不能高于该电源。

Q12：LVDS 输出有哪些可配置项？

A：输出符合 ANSI-644 LVDS 标准，输出电流 3.5mA，100Ω 端接负载下摆幅 350mV。串行输出支持 SDR/DDR、单通道/双通道、逐位/逐字节多种组合，输出格式可选偏移二进制或二进制补码，默认 MSB 优先；另有数据时钟输出 DCO 与帧时钟输出 FCO 供后级抓取。时序方面：传输延迟 2.3ns，输出上升/下降时间 300ps，数据输出占空比 50%。

Q13：SPI 能配置哪些功能？

A：三线 SPI（SCLK/SDIO/CSB）覆盖主要工作状态：功耗模式（正常工作/完全掉电/待机）、时钟分频比、占空比稳定器开关、输出格式与端接等；还内置数字测试码——固定测试码（正/负满量程、交替棋盘等）、PN23/PN9 伪随机序列，以及通过 SPI 自定义的用户测试码。调试采集链路时，先打固定码或 PN 序列验证 LVDS 通道与后级解码，再切回真实信号，问题定位会快很多。

采集异常现场排查

Q14：噪声底偏高，SNR 明显达不到标称量级，先查哪里？

A：优先归因到时钟质量。这颗料孔径抖动典型 135fs rms，中频欠采样应用对时钟抖动尤其敏感，抖动超标会直接抬高噪声底、压缩动态范围。排查顺序：确认时钟源为低抖动晶体振荡器或低抖动时钟驱动器；时钟驱动器电源与 ADC 输出驱动器电源分开，避免数字噪声混入时钟；经门控或分频得到的时钟，最后一级要用原始时钟重定时。把时钟输入按模拟信号对待来布线和处理，往往是这类问题的第一步修正。

Q15：LVDS 输出收不到数据，或者数据位对不齐，怎么定位？

A：按三个方向归因。一是样本与输出的对应关系没有计入流水线延迟：数据相对模拟输入固定滞后 16 个时钟周期，抓取窗口错位表现为数据内容与输入样本对不上——这是对位问题，不是链路故障。二是同步与对齐问题：多片系统 SYNC 时序不满足时，分频器没有对准；变速之后 DCS 环路重新锁定需要 1.5~5µs，期间的输出不要采信。三是端接与格式配置：LVDS 完全无数据时优先检查这一层——确认 100Ω 差分端接、输出格式与位序设置和接收端解码一致。一个通用做法：先把输出切到内置固定测试码验证链路，固定码通了再查真实信号的同步与时序。

Q16：输入信号幅度不大，码值却频繁顶到满量程附近，是什么问题？

A：常见两类原因。一是输入范围档位与基准配置不匹配：输入范围取决于基准电压设置，配置成小范围档而前端信号按大范围设计时，峰值会被削顶，且超范围后性能急剧恶化——瞬时越界一个时钟周期即可恢复，持续越界必须改前端幅度。二是共模偏置不对：交流耦合应用若未把输入偏置到 VCM=AVDD/2，共模越界同样表现为码值异常。建议先用仪表核对 VCM 引脚与 VREF 引脚电压是否为预期值，再核对该档位对应的输入幅度上限。

【选型总结】

CBM14AD125Q 用 1.8V 单电源把 4 通道 14 位 125MSPS 采集、77dBFS 的 SNR 与每通道 ≤195mW 的功耗收进 QFN-48 封装，多芯片同步、通道独立关断和内置测试码让多通道系统的搭建与调试都有现成路径。选型时按系统主诉求定基准档位（噪声底优先取 1.3V 档、杂散抑制优先取 1.0V 档），按时钟抖动预算核对欠采样规划，再按开启通道数做功耗预算，三步走完即可判断是否进入 BOM。

【快速规格速查】