文章

• 中国高速接口IP授权服务，国内哪几家做得比较系统？（2026参考）

  半导体IP授权是个宽泛的概念。处理器IP、接口IP、模拟IP面向的需求场景和评估逻辑各不相同。AI训练芯片、HPC处理器等大算力芯片设计团队最集中的需求方向，是高速接口IP：HBM存储接口、PCIe主机接口、RDMA网络互联、UCIe Chiplet互联，每一类都直接影响芯片的算力表现和系统集成效率。同时随着芯片设计规模越来越复杂，接口IP与EDA工具也呈现出强绑定的格局。本文聚焦这一细分方向，梳

  eefocus_4210003

  338

  18小时前

  合见工软 高速接口
• 【黑金云课堂】FPGA技术教程FPGA基础：SD卡读写实验

  一、实验概述 本实验基于纯 FPGA 板卡，通过 SPI 接口驱动 SD 卡，实现底层硬件与存储介质的直接交互。SD 卡作为嵌入式系统的核心存储介质，内部集成了 NAND Flash 控制器，可简化主机对存储介质的管理。本实验是音频播放、图片读取、系统日志等高级功能的基础。 核心目标 理解FPGA与SD卡的SPI硬件连接 掌握SD 2.0协议SPI模式规范 运用Verilog HDL构建SD卡SP

  ALINX 官方

  184

  06/29 11:37

  FPGA
• YOV2525DP 10MHz恒温晶振：专为HiFi音频打造的超低相噪时钟方案

  随着数字音频技术的发展，DAC 解码器、数字转盘、网络播放器等 HiFi 设备对时钟性能的要求越来越高。在音频系统中，时钟不仅决定数据传输的准确性，更直接影响声音的解析力、声场表现和细节还原能力。作为数字音频链路中的核心基准，恒温晶振（OCXO）凭借超高稳定度和超低相位噪声，正逐渐成为发烧级 HiFi 设备和10MHz 主时钟（Master Clock）系统的主流选择。 一、时钟如何决定数字音频的

  深圳扬兴科技有限公司

  288

  06/27 16:48

  晶振 恒温晶振

  
• 人形机器人关节模组时钟方案—推荐YSO150HT宽温有源晶振

  人形机器人要实现流畅步态与精准抓取，全身20–40个一体化关节的毫秒级实时协同是关键。然而，关节模组内部集成了电机、减速器、编码器及驱动主控板，空间极度受限，且长期处于高热、剧烈振动、强电磁干扰的复杂工况。 在这套高度集成的分布式控制系统中，任何微小的时钟偏差都会导致动作失调或抓取失准。因此，配套晶振必须迈过耐高温、低温漂、抗振动与极致小型化的严苛门槛。 一、YXC关节模组优选方案：宽温有源晶振Y

  深圳扬兴科技有限公司

  267

  06/26 17:00

  晶振 人形机器人

  
• 【黑金云课堂】FPGA技术教程Linux开发：DP音频播放与VCU视频解码

  一、DP 音频播放 1. 音频基础知识 数字音频由采样率、位深、声道数三个参数定义。 参数 说明 常见值 采样率 每秒采样次数 44100Hz(CD)、48000Hz(DVD) 位深 单个采样存储位数 16bit、24bit、32bit 声道数 音频通道数量 1 (单声道)、2 (立体声) 计算公式：比特率 = 采样率 × 位深 × 声道数 示例：CD 音质 = 44100 × 16 × 2 =

  ALINX 官方

  203

  06/25 09:13

  FPGA Linux
• 2026 慕尼黑上海电子展，ALINX FPGA 展品抢先看！

  2026年7月1日至7月3日，慕尼黑上海电子展（electronica China）将在上海新国际博览中心盛大举行。 ALINX 将携最新高端 FPGA 平台、异构计算系统、射频通信方案、FMC 子卡、汽车电子后视镜系统及硬件在环仿真测试等多款方案产品亮相展会。 现场更有展位打卡礼、互动体验礼等多重福利等您领取。欢迎前来体验前沿技术，也把惊喜礼品带回家。 我们把搭载电子后视镜系统的特斯拉Model

  ALINX 官方

  748

  06/20 09:36

  FPGA 开发板
• 低功耗RTC YSN8563｜智能电表续航升级优选方案

  随着国家电网智能电表标准化升级，分时计费、远程抄表、断电数据留存储等功能已成为智能电表行业标配。RTC芯片为智能电表提供基础的时间基准和定时唤醒能力，支撑分时计费与定时抄表等功能的时序逻辑。RTC芯片的性能会影响到电表的计量一致性、及长期运维成本。 一、直击智能电表RTC选型两大痛点 痛点一：电表长期通电，RTC自身耗电不可忽视 智能电表长时间稳定运行，RTC 始终活跃。YSN8563工作电流仅

  深圳扬兴科技有限公司

  419

  06/18 15:47

  智能家居 AR眼镜

  
• N2.535 | YXC扬兴科技邀您共赴2026慕尼黑上海电子展

  N2.535 | YXC扬兴科技邀您共赴2026慕尼黑上海电子展

  深圳扬兴科技有限公司

  335

  06/17 10:22

  晶振 人形机器人

  
• AM调制信号DDS生成FPGA设计 Verilog Vivado VHDL

  本设计实现AM调制FPGA波形生成，使用Vivado和VHDL，通过DDS Compiler IP生成数字波形并预留输出端口，适用于数字调制和DDS波形发生器。设计包括am_mod顶层模块和dds_compiler_0实例，支持多种仿真环境。

  FPGA代码设计学习资料

  534

  06/17 07:03

  vhdl vivado
• UART串口控制12路IO输出Verilog Vivado

  本设计实现了一个基于 UART 串口接收的多路 IO 控制模块，使用 Verilog 在 Vivado 中编写。系统通过串口输入 16 位控制数据，驱动 12 路输出口。设计采用两步接收机制组装控制字，并将其映射到 12 路输出。模块结构清晰，适合快速搭建可下载验证的 IO 控制原型。

  FPGA代码设计学习资料

  81

  06/16 07:27

  verilog vivado
• 软件工程师预判：未来3年，舵机技术的4大迭代趋势

  在机器人与自动化产业高速爆发的当下，很多人会陷入一个认知误区：认为舵机的升级迭代核心在于硬件精进，比如齿轮精度、电机性能、材质工艺等。但深耕舵机软件研发多年，我始终认为：硬件决定舵机的基础上限，软件才是决定产品差异化、智能化、场景适配能力的核心关键。 纵观近几年行业发展，舵机硬件已经趋于同质化，行业竞争早已从硬件堆叠，全面转向软件算法、控制逻辑、智能生态的比拼。舵机的进化，从来不是单一硬件的升级，

  高德诚科技

  241

  06/15 16:42

  舵机
• 什么是可编程时钟芯片

  可编程时钟芯片，是一类能够通过软件指令或硬件引脚配置，动态改变输出时钟频率、相位、信号格式等参数的大规模集成电路。其核心在于“可编程”三个字，打破了传统振荡器“一颗芯片一个频率”的桎梏，实现了“一颗芯片，多种节拍”。在这类芯片中，最常见、也最具代表性就是时钟发生器（Clock Generator，典型型号：SYKG1021E、SYKG1042E、SYKG1100E） ，它可以构建现代电子系统的时钟

  深圳扬兴科技有限公司

  399

  06/13 16:26

  时钟芯片 PLL

  
• 温补晶振CMOS和Clipped Sine Wave输出波形的区别

  在射频通信、GNSS定位、高速数字电路等领域，温补晶振（TCXO）作为核心时钟源，其输出波形的选择直接影响信号完整性、功耗及系统电磁兼容性。目前市场主流产品通常提供两种输出选项：CMOS方波和Clipped Sine Wave（削顶正弦波）。两者虽同为单端输出，但在电气特性、应用场景上存在本质差异。 1、CMOS输出波形（推荐型号：YSO511PJ，YSO512ET，YSO510TP） CMOS输

  深圳扬兴科技有限公司

  634

  06/12 11:09

  有源晶振 晶体振荡器

  
• 傅里叶变换，拉普拉斯变换，Z变换这三个之间有什么联系？

  傅里叶变换、拉普拉斯变换和Z变换是信号处理与系统分析中的重要工具，分别适用于不同场景。傅里叶变换将信号从时域转换到频域，适合于分析稳态信号；拉普拉斯变换则是傅里叶变换的推广，引入衰减因子后可以处理发散信号，并且在复频域下更便于分析系统稳定性；Z变换则是拉普拉斯变换的离散化形式，用于处理离散时间信号，在计算机中广泛应用。三者之间存在着紧密的联系，可以通过不同的数学变换相互转化，共同构成了信号处理的基础框架。

  小灰灰的FPGA

  1339

  06/11 08:05

  傅里叶变换

  
• 【黑金云课堂】FPGA技术教程Linux开发：摄像头GPU渲染显示/Qt OpenGLES使用

  一、MPSoc GPU 基础知识 MPSoC 系列芯片采用 Mali-400 MP2 图形处理器，隶属 ARM Mali 系列第一代 Utgard 架构，支持 OpenGL ES1.1/2.0、OpenVG1.1，最大 4096×4096 纹理，400MHz 下像素填充率 800Mpixels/s。 简述 GPU 发展史：PC 端主流为 Intel、NVIDIA、AMD，移动端 ARM Mali

  ALINX 官方

  259

  06/09 14:38

  FPGA GPU
• 序列检测器FPGA设计VHDL Vivado

  本文档详细介绍了一个基于FPGA的序列检测器的设计，使用VHDL语言在Vivado环境下实现。设计包含13路输入信号和14路输出信号，支持手动复位和100MHz板载时钟输入。顶层模块`sequence_detector`负责检测逻辑，输出检测结果和观察时钟。工程还包括仿真测试模块`tb_sequence_detector`和管脚约束文件`pins.xdc`，支持FPGA板级验证。设计适用于教学实验、课程设计和入门项目调试。

  FPGA代码设计学习资料

  336

  06/09 07:45

  FPGA vhdl
• 16位加法器 ALU 设计 Verilog Quartus

  本文档详细介绍了基于74181算术逻辑单元和74182先行进位发生器的16位加法器的设计，使用Verilog语言在Quartus环境下完成。设计分为并行进位和串行进位两种结构，通过仿真验证了其正确性和性能。并行方案利用74182简化高位进位生成，而串行方案则通过级联实现相同功能。两种结构均适用于教学和研究，展示了不同进位机制的特点和优势。

  FPGA代码设计学习资料

  1470

  06/08 14:29

  Quartus 加法器
• Xilinx FPGA中的OSERDESE2介绍

  本文介绍了Xilinx FPGA中的OSERDESE2电路，详细解释了其工作原理、应用场景及其配置方式。OSERDESE2用于将并行数据转化为高速串行数据，适用于速度超过200Mbps的应用场景。文中还讨论了SDR和DDR模式的选择原则，并提供了实际应用中的注意事项和技术细节。

  郝旭帅电子设计团队

  520

  06/08 13:22

  Xilinx FPGA
• 数字时钟FPGA设计Verilog Vivado

  一款基于FPGA的数字时钟系统，使用Verilog语言在Vivado环境下设计并实现。该系统能够显示小时、分钟、秒钟，并支持手动设置时间。系统包括分频、计时、按键消抖、数码管显示和PWM输出等功能模块。设计适用于FPGA数字系统课程设计和实验，具有清晰的模块结构和易于扩展的特点。

  FPGA代码设计学习资料

  459

  06/08 10:45

  verilog vivado
• 汽车转向灯与交通灯控制 FPGA设计 Verilog Quartus

  本文档介绍了基于Verilog和Quartus的汽车转向灯与交通灯控制FPGA设计项目。该项目包含两个实验工程：汽车转向灯控制和交通灯控制。转向灯部分通过按键控制左转、右转和紧急双闪，并输出LED模拟效果。交通灯控制部分实现了红绿灯状态切换和倒计时显示。设计采用了有限状态机实现转向灯控制，并使用分频计数器产生闪烁节拍。交通灯控制模块则采用模块化设计，包含红绿灯控制和数码管显示模块。项目提供了完整的Verilog源码、Quartus工程配置、仿真波形和设计文档图片，适用于数字逻辑课程设计和FPGA入门学习。

  FPGA代码设计学习资料

  886

  06/08 08:45

  交通灯控制 FPGA设计

正在努力加载...