芯耀
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技术复杂性、高昂的成本投入、软硬件兼容性以及PPA（性能、功耗、面积）均衡等难题，致使当下及未来的芯片在设计验证环节的复杂度显著提升。以技术复杂性为例，随着制程工艺朝着3nm、2nm甚至更为先进的节点迈进，单芯片晶体管规模突破百亿量级。在此背景下，CPU、GPU、AI加速器、专用IP等不同IP的协同运作，亟需解决时钟同步、数据一致性、功耗均衡等复杂问题。
然而，终端需求的演变并未因芯片复杂性的挑战而停滞。相反，高算力、高能效以及软件定义系统的发展趋势不仅持续存在，且不断强化。例如，随着数据中心对高性能、低功耗ASIC芯片的需求急剧增长，全球ASIC芯片市场规模得以迅速扩张。根据摩根士丹利的统计数据，2024年全球ASIC芯片市场规模约为120亿美元，预计到2027年将突破300亿美元，在2024-2027年间的年复合增长率高达34%。
从终端视角来看，复杂芯片及系统是功能实现的刚需。但对于设计人员而言，这意味着设计验证工作的复杂度正呈现指数级攀升。这些工作不仅耗费大量时间成本，还因系统性能和硬件资源的限制，导致IP模块或子系统无法进行协同验证，进而可能引发系统级验证存在缺陷的问题。为此，新思科技（Synopsys）宣布全面升级其高性能硬件辅助验证（HAV）产品组合，推出全新一代HAPS-200原型验证系统和ZeBu硬件仿真系统。
多因素致使仿真验证复杂度提升
显而易见，当前芯片仿真验证复杂度的提升是由技术演进和应用需求共同驱动的，是一个多维立体的严峻挑战。
在技术演进层面，摩尔定律仍在持续发挥作用，而异构集成的兴起则在2.5D和3D结构方面带来了更为艰巨的挑战。在推进摩尔定律的进程中，采用3nm、2nm甚至更先进的工艺节点，能够在相同芯片面积上集成更多晶体管，实现更为复杂的逻辑功能和更高的计算性能。然而，多核心、高速缓存、内存、I/O接口的优化设计，信号的可靠性和高能效已成为衡量芯片质量的关键标准，这无疑增加了设计的复杂性，也对仿真验证工具提出了更高要求。随着工艺节点的不断缩小，仿真验证工具需要具备更高的性能和更优的精度，以适配设计复杂度的提升。
异构集成和先进封装的兴起使情况变得更为复杂，而它们已逐渐成为打造复杂SoC的主流手段。根据Yole的统计数据，2023年全球封测市场规模为857亿美元，其中先进封装占比达48.8%；未来，随着通用大模型、AI手机及PC、高阶自动驾驶等对高性能算力需求的增加，预计2027年全球封装市场规模可达1221亿美元，其中先进封装市场规模将达650亿美元，占比提升至53%。
2.5D/3D封装通过硅通孔（TSV）、中介层（interposer）将多个芯片（die）集成，构建异构集成系统。以HBM内存为例，其通过3D堆叠已达到16层。此时，设计人员需要同步考虑die间互连的时序收敛、功率分配、热分布（热点效应）等问题，系统验证需跨die模拟信号传输延迟与串扰，大幅提升了仿真验证的复杂度，使得超百亿门硬件仿真器变得不可或缺。
AI推动HBM技术高速发展。（图源：新思科技）
与此同时，领域专用架构（DSA）的兴起也在加剧这一挑战。如下图所示，AI大模型规模和算力需求的增长速度远超传统芯片硬件性能的增长速度。DSA是当前应对特定领域算力需求的有效解决方案，其核心理念是针对特定计算场景进行体系结构的设计与优化。AI训练芯片、自动驾驶芯片、5G/6G基带芯片等均引入了专用计算单元，功能逻辑实现深度定制化。
不过，这种全力挖掘芯片性能的方式，在专用指令集、数据流调度引擎的验证方面，需要考虑极端工作情况，验证长尾及复杂工作负载下的稳定性，对验证系统的执行效率、debug能力提出了更高要求。
图2：算法和硬件迭代速度及架构创新的价值。（图源：新思科技）
在应用需求层面，首先要实现验证场景的多维度覆盖，涵盖功能验证、性能验证、功耗验证和物理验证等多个方面。其次，需应对软件定义系统（Software Defined Systems,SDS）给仿真验证工作带来的巨大冲击。
软件定义系统的本质在于借助软件的灵活性释放硬件的潜在能力，但这也使得芯片验证从“确定性逻辑验证”转变为“系统性行为验证”，并对相关工作产生了多维度的影响。传统芯片验证主要聚焦于硬件模块级功能，如寄存器传输级功能、时序收敛等。然而，在软件定义系统中，硬件性能高度依赖软件调度策略，此时验证工作涉及软件、硬件、接口和架构等方面的协同调度。在整个验证和软件开发流程中，可能需要进行千万亿次的测试与验证周期，涵盖仿真、硬件仿真加速验证、原型验证等多个阶段。
图3：汽车软件验证复杂度显著提升。（图源：新思科技）
当然，在应用需求层面，设计人员也不能忽视标准与法规对芯片设计的影响，汽车领域的芯片设计尤为如此。例如，ISO 26262标准为汽车电气/电子系统的功能安全提供了全面要求。而在中国市场，GB/T 34590-2022《道路车辆功能安全》标准进一步细化了半导体指南，其中芯片功能安全产品开发V模型的右侧涉及大量芯片验证工作，包括硅前模块验证、硅前集成验证、硅前芯片级验证以及硅后验证确认等。
在技术和应用的双重驱动下，现阶段芯片验证呈现出几个显著特征。其一，验证资源消耗呈指数级增长，先进制程芯片、复杂SoC和Multi die系统均有此需求，验证周期也随之延长；其二，跨域工具集成使得验证工作的复杂性迅速提升，硬件仿真器需与软件调试器、性能分析工具、覆盖率收集工具等深度融合，工具链的兼容性问题正逐渐成为验证瓶颈；其三，从“硬件主导”向“软硬件协同验证架构”的转变，要求验证团队掌握跨领域技能，传统硬件验证工程师与软件测试工程师的分工界限逐渐模糊。
综上，技术和应用正推动芯片设计从单一功能模块向复杂系统集成转变，验证目标从“功能正确性”扩展至“性能、功耗、可靠性、安全性”的全域优化，并额外增加了软硬件协同验证环节，由此引发“芯片复杂度爆炸”与“验证效率鸿沟”两大行业难题。而硬件辅助验证（Hardware Assisted Verification,HAV）作为支撑多维度验证的技术方案，有效解决了传统验证在速度、场景覆盖、系统级交互等方面的瓶颈。随着摩尔定律的持续演进、异构集成的日益普及、软件定义系统的不断深化，HAV的战略地位将不断提升。
新思科技全面升级HAV产品组合
为更好地赋能前沿芯片设计，并为下一代复杂芯片设计做好准备，新思科技推出全新一代HAPS-200原型验证系统和ZeBu硬件仿真系统。这两款产品均基于全新的新思科技仿真与原型验证就绪（EP-ready）硬件构建，带来了更优的运行性能、更快的编译时间和更高的调试效率。
图5：基于新思科技EP-ready的HAPS-200和新一代ZeBu硬件仿真系统。（图源：新思科技）
全新一代HAPS-200基于新款AMD Versal Premium VP1902自适应SoC，是当前业内性能最高、可扩展性最强的原型验证系统，其运行时性能、编译时间和调试效率均得到了显著提升。
相较于上一代HAPS系统，HAPS-200的验证效率提升了2倍，debug调试带宽增加了4倍。通过采用异步设计架构，HAPS-200的运行速度可达数十MHz，接口协议子系统的速度更是可达400MHz以上。
在产品配置方面，HAPS-200支持从单颗FPGA扩展到多机架设置，最大可支持高达108亿门的设计容量。HAPS-200还能够与现有的HAPS-100原型环境、HT3连接器和配件协同使用，充分利用现有的HAPS-100生态系统，并支持混合的HAPS-200/100系统设置。
得益于上述卓越性能，HAPS-200不仅具备业界领先的硬件性能和验证效率，同时也是接口协议验证、合规性测试及高速认证的理想选择。
新一代ZeBu硬件仿真系统则是高效率仿真的优质解决方案，在仿真应用中展现出行业领先的RTL验证效率、性能/低功耗分析效率、软件启动效率和debug速度。
相较于上一代ZeBu EP1和ZeBu EP2，新一代ZeBu硬件仿真系统的执行效率最高可提升2倍，debug速度提升8倍，设计容量扩大6倍，且编译速度更快。
在产品配置方面，新一代ZeBu硬件仿真系统最高可支持154亿门的设计容量；配备强化的跟踪内存，能够快速实时捕获设计波形和调试轨迹；还可通过EP-Ready硬件搭配HAPS ProtoCompiler，用于芯片的原型验证。
在全新一代HAPS-200和ZeBu硬件仿真系统背后，新思科技具备两大突出优势。其一，是上述提及的EP -Ready硬件资源；其二，是HAV模块化能力。
HAPS-200和新一代ZeBu硬件仿真系统均基于新思科技EP-Ready硬件搭建，支持跨项目配置和软件重新配置，有效解决了过往设计团队因参考项目早期验证需求而错误评估硬件投资的痛点。这种资源灵活性实现了资源的最优匹配，降低了投资风险，确保了最佳的投资回报率。同时，新思科技最新推出的EP-Ready硬件基于统一的硬件平台，集成了最新的AMD VP1902自适应SoC、电缆、内存和接口协议解决方案，在保证方案灵活性的同时，具备业界领先的硬件性能。
EP-Ready带来了硬件资源的灵活性，而HAV模块化则是一种领先的大型设计验证解耦方法论。HAV模块化能够将大型芯片设计拆分为可独立验证的单元，确保这些单元在集成到复杂SoC或Multi die系统之前得到充分验证。它支持设计人员通过UCIe接口或AXI/CHI协议分割大型设计，且独立单元根据接口或协议进行了优化，这不仅提高了大型芯片的验证效率，还优化了性能。此外，HAV模块化可扩展到新思科技的HAV产品组合，设计容量最高可支持60BG（600亿门）以上，能够满足次世代大型设计验证的需求。并且，多个团队可以并行处理不同的子系统，大幅提高验证速度和效率。
