Voohu：一体成型电感在近场磁耦合中的串扰抑制与多相布局优化规则

在多相DC-DC变换器中，相邻电感的磁耦合会引起串扰，导致纹波电流增大、效率下降甚至相位失谐。一体成型电感的闭磁路结构可减少漏磁，但近距离布局时仍有磁场耦合。本文分析近场磁耦合的评估方法，给出电感最小间距和相对角度规则。

一、磁耦合系数k的定义与测量

耦合系数k = M / √(L1·L2)，M为互感。对于相邻电感，k取决于距离d和相对角度θ。测量方法：

使用阻抗分析仪，将两电感串联（同相），测量总电感L_same；反向串联，测L_opp。则M = (L_same - L_opp)/4，k = M/L（若L1≈L2≈L）。

纹波电流增加：耦合使等效电感Leff = L ± M，当开关相位差不为0时，纹波可能增大30%以上。

均流恶化：相位间电流不平衡，某一相可能过流饱和。

效率下降：额外涡流损耗。

电感封装	推荐最小中心距（mm）	对应k值	耦合影响程度
4×4mm	8	<0.05	可忽略
6×6mm	12	<0.03	可忽略
10×10mm	20	<0.02	可忽略
13×13mm	26	<0.02	可忽略

若空间受限，无法满足最小间距，可通过调整电感方向（垂直或反向）降低耦合。

两电感磁路方向平行（同向）→ k最大。

旋转90°（正交）→ k降至原来的1/5~1/10。

旋转180°（反向串联）→ k符号相反，但绝对值相近。

最优：相邻电感轴线互相垂直，且间距≥1.5×封装长边。

使用3D电磁场软件（Maxwell）建立两电感模型，施加相同激励，计算磁场分布和耦合系数。调整间距和角度，提取k≤0.05的临界条件。

相数	推荐布局	电感间距	实测耦合系数k	纹波增加
2	并排，同向	2×边长	0.12	20%
2	并排，正交	1.5×边长	0.04	5%
4	2×2矩阵，相邻正交	1.5×边长	<0.03	3%

某4相CPU供电，原设计电感间距仅5mm（封装6×6），实测k=0.15，纹波超标20%。调整布局为两行交错，相邻电感正交，间距增至9mm，k降至0.03，纹波满足要求。

结语：一体成型电感间的磁耦合可通过增大间距和正交布局抑制。在多相DC-DC设计中，应遵循最小间距规则，并用仿真或实测验证k值≤0.05。