4组数字抢答器设计Verilog代码Quartus DE2-115开发板

名称：4组数字抢答器设计Verilog代码Quartus  DE2-115开发板

软件：Quartus

语言：Verilog

代码功能：

通过 quartus使用 verilog在FPGA上实现

1)设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用

2)抢答器具有第一信号鉴别和锁存功能,使除第一抢笞者外的按钮不起作用

3)设置主持人“抢答开始”和“加减分”按钮。

4)主持人复位后,开始抢答,第信号鉴别锁存电路得到信号后,有指示灯显示抢答组别,LED灯长亮

5)设置一个计分电路,每组开始预置5分,由主持人记分,答对次1分,答错一次减1分。

提供各模块调试波形图

开发板DE2115

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在DE2-115开发板验证，DE2-115开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Testbench

7. 仿真图

复位后按下开始键，2号抢答，led2亮，按下加分键，2号分数变为6；再次复位后按下开始键，1号和4号抢答，4先抢中，led4亮，按下减分键，4号分数变为4。

部分代码展示:

module qiangdaqi(
input clk,//50M
input reset_n,//复位
input start_key,//抢答开始
input add_score_key,//加分键
input sub_score_key,//减分键
input player_1_key,//抢答按键
input player_2_key,//抢答按键
input player_3_key,//抢答按键
input player_4_key,//抢答按键
output led_1,//抢答指示灯
output led_2,//抢答指示灯
output led_3,//抢答指示灯
output led_4,//抢答指示灯
output [7:0] HEX0,//数码管显示分数
output [7:0] HEX1,//数码管显示分数
output [7:0] HEX2,//数码管显示分数
output [7:0] HEX3//数码管显示分数
);
wire [3:0] score_1;
wire [3:0] score_2;
wire [3:0] score_3;
wire [3:0] score_4;

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1203