8位频率计设计VHDL代码Quartus DE2开发板

名称：8位频率计设计VHDL代码Quartus  DE2开发板

软件：Quartus

语言：VHDL

代码功能：

8位频率计设计

使用直接测频法

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在DE2开发板验证，DE2开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚图

6. Testbench

7. 仿真图

顶层仿真

分频模块

控制模块

计数器模块

锁存器模块

显示模块

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
--频率计
ENTITY Freq_test IS
   PORT (
      CLOCK_50      : IN STD_LOGIC;--50M
      SW       : IN STD_LOGIC_VECTOR(2 DOWNTO 0);--开关切换
--数码管显示
HEX0        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
HEX1        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
HEX2        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
HEX3        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
HEX4        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
HEX5        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
HEX6        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
HEX7        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
   );
END Freq_test;
ARCHITECTURE behave OF Freq_test IS
   COMPONENT counter IS
      PORT (
         signal_in : IN STD_LOGIC;
         en       : IN STD_LOGIC;
         rst      : IN STD_LOGIC;
         number   : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
      );
   END COMPONENT;
   
   COMPONENT Frq_Ctrl IS
      PORT (
         clk      : IN STD_LOGIC;
         en       : OUT STD_LOGIC;
         rst      : OUT STD_LOGIC;
         lat      : OUT STD_LOGIC
      );
   END COMPONENT;

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