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夏宇闻教授verilog视频教程(上)
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课程章节
1
硬件描述语言概述
时长 05:04
试看
2
top-down设计思想合并
时长 09:42
3
verilog还是vhdl
时长 12:53
4
verilog HDL用处
时长 06:02
5
如何避免冒险竞争
时长 03:29
6
verilog中行为级和RTL级
时长 09:31
7
verilog模块的编写和验证
时长 19:39
8
modelsim和quartus的使用
时长 35:05
9
verilog模块的基本构成要素
时长 21:56
10
verilog模块中的信号
时长 11:18
11
verilog中reg和wire的不同点
时长 07:42
12
Verilog中阻塞与非阻塞
时长 06:32
13
verilog中两种不同的赋值语句(1)
时长 05:36
14
verilog中两种不同的赋值语句(2)
时长 05:42
15
FPGA中数字系统的构成
时长 27:10
16
时序逻辑设计要点
时长 13:26
17
verilog模块的种类和用途
时长 14:30
18
为什么verilog能支持大型设计
时长 12:47
19
RAM的verilog模块
时长 09:21
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夏宇闻教授verilog视频教程(上)
初级课程
2014/03/18
作者:
至芯科技
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夏宇闻教授原创,初学者掌握
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原创声明:本文为至芯科技原创内容,未经书面授权,不得以任何方式加以使用。
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