芯耀
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半导体行业再度爆出重磅消息——日本老牌材料大厂大日本印刷株式会社（DNP）宣布，其研发团队成功开发出线宽仅为10纳米的纳米压印（NIL）模板，对应逻辑芯片制造的1.4纳米制程级别电路图形化能力，这一成果将在2025年12月17日至19日举行的SEMICON Japan 2025上正式亮相。
这意味着在全球芯片技术持续冲击极限的背景下，这项技术有望成为半导体制造界突破传统光刻设备重负、实现更低能耗与更低成本的“潜在替代方案”之一。
在过去几十年里，根据摩尔定律，芯片制造工艺节点不断缩小，晶体管之间的间距越小，芯片的单位面积算力越高，能耗越低。如今主流先进逻辑芯片几乎都在追逐3nm、2nm甚至更先进节点的制造能力。
目前全球最先进的光刻机——极紫外光刻机（EUV）——仍由荷兰ASML几乎一家独大，尤其是高数值孔径EUV（High-NA EUV）设备的导入，虽然进一步提升了图形分辨能力，但成本与能耗极高，设备一台价格可高达数千万美元甚至上亿美元。这也导致一个严重问题：先进制程门槛极高，让大多数制造厂望而却步。
那么，纳米压印技术到底是什么？
传统光刻是用光线投射和镜头放大图案，而纳米压印则更像精密印刷：先在模板上雕刻好极精细的图案，再通过压力将图案“印”到涂有特殊抗蚀剂的硅片上，让图案在基板上直接形成，省去了复杂的光学曝光过程。这听起来是不是很像你压印饼干上的花纹？不同的是这里的“印花”精度达到了纳米级！优点非常诱人：大幅降低设备复杂性和采购成本，纳米压印系统的硬件成本远低于EUV光刻设备；能耗比传统曝光工艺低得多，据相关报道指出，使用NIL技术的能耗或仅为传统光刻的约10%（约减少90%）； 对于图案密度极高的先进制程具有潜力，在图形密度和分辨率上，纳米压印通过设计优化与模板技术升级，有望实现远小于EUV可轻松处理的特征宽度。
DNP本次宣布的核心突破是制作出线宽仅10nm的纳米压印模板，这相当于传统逻辑芯片界常说的1.4nm节点能力——虽然“节点”这个词本身更多是行业标称，而非真正工艺物理尺度指标，但从行业意义来看，这已是极其先进的图形分辨能力。
值得注意的是，这套模板并不是单纯依靠传统光学方法印制出来的，而是结合了自对准双重图案化（SADP）等先进技术手段来实现超高密度的图案。DNP方面也明确指出，目前这项技术已进入客户评估阶段，并计划在2027年实现量产，目标是在2030财年销售额达到约40亿日元。
尽管看起来潜力无穷，但NIL要真正替代EUV还面临不少挑战：模板制造本身难度极高，纳米压印需要制作超精细、高可靠的模板，任何模板缺陷都可能直接导致芯片缺陷；重复使用与寿命问题，模板重复使用次数与清洁、磨损控制有关；良率与对准难题，相比光学曝光，可控性与良率稳定性仍需大规模工程验证。因此，目前业内看法普遍认为：纳米压印更像是补充路径，而非在短期内全面取代EUV。这次DNP的成果不只是一个技术新闻，它在全球半导体产业竞争语境下具有更深层意义：日本本土半导体生态试图重构价值链：在EUV等核心设备领域长期被ASML垄断的情况下，DNP和合作伙伴例如佳能等，通过不同技术路线试图打开新局面。
对中国乃至全球Fabless/Foundry生态都有启发：如果纳米压印等低成本制程支持技术成熟，就意味着更多国家和企业可以以更低门槛参与先进制程竞争。相关技术，例如中国公司在纳米压印设备上也已经有初步成果（如国内企业交付的NIL系统）表明全球竞争格局正在变化。
纳米压印技术已经从学术实验室走向工程验证阶段，而DNP这一次的10nm模板突破无疑是该技术向产业化迈出的重要一步。尽管它不会在短时间内完全取代EUV光刻，但它的出现意味着：先进制程不再只有一条路可走；更低成本、更低能耗的芯片制造路径成为可能；全球半导体产业竞争格局正在悄然重塑。这不仅是技术突破，更是全球半导体产业脉动的重要信号。在未来的芯片竞速中，每一种“破局者”技术都有可能成为改变游戏规则的关键。
