学习SystemVerilog第5天：双向端口应该定义为logic or wire

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本篇主要是学习SystemVerilog第5天：双向端口应该定义为logic or wire

学习说明：基于已经有verilog基础来进行学习；如若对于verilog不熟悉，建议先学习verilog。

在学习端口类型定义时，很多的学习资料中，描述inout类型的端口不能够定义为logic，需要定义为wire。下面验证一下：

下述描述定义了一个定义了三态门，sda为inout类型；

经过综合器的综合和实现并没有出现错误；

下面是综合出来的RTL视图：

我们可以编写对应的激励，如下：

仿真时，modelsim（其他仿真工具暂未验证）会报错：

我们可以将tb中的logic sda修改为wire sda，再去仿真时，modelsim就不会再报错。

所以我们在学习systemverilog端口类型时，资料中写的inout（双向端口）需要定义为wire，应该是指仿真时，并不是设计时。

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